Arria10 SoC FPGAの送信パスのセットアップ/ホールドの設定方法について教えてください。

Arria10 SoC FPGAのボードデザイン・ガイドラインの5.5.1.1.2 RGMⅡにある、

「送信パスのセットアップ/ホールド

TX_CTL と TXD[3:0]への TX_CLK のセットアップとホールドだけが送信に関係します。 Arria10 I/O は、最大 800ps の出力遅延を提供できます。この遅延は、Quartus Prime のアサインメント・エディター内の出力遅延ロジックオプションを使用して有効になります。」とあるのですが、Quartus Primeでの設定方法を教えて頂けないでしょうか。