Forum Discussion

KTama2's avatar
KTama2
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6 years ago

Arria10 SoC FPGAの送信パスのセットアップ/ホールドの設定方法について教えてください。

Arria10 SoC FPGAのボードデザイン・ガイドラインの5.5.1.1.2 RGMⅡにある、 「送信パスのセットアップ/ホールド TX_CTL と TXD[3:0]への TX_CLK のセットアップとホールドだけが送信に関係します。 Arria10 I/O は、最大 800ps の出力遅延を提供できます。この遅延は、Quartus Prime のアサインメント・エディター内の出力遅延...
KTama2's avatar
KTama2
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6 years ago

返信ありがとうございます。

​Quartus Prime Version は16.1 Standard Editionを使用してます。

​

  • KTama2's avatar
    KTama2
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    6 years ago

    返信ありがとうございます。​

    ​

    ご対応ありがとうございました。​

  • EBERLAZARE_I_Intel's avatar
    EBERLAZARE_I_Intel
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    6 years ago

    Hi,

    I hope above answers your initial questions.

    Do you have any additional questions?

    Thanks!