New Contributor如何约束altera_reserved_tck以及JTAG的相关信号管脚
我正在使用 Intel-ARRIA 10-GX FPGA Development Kit进行开发。在我一个工程中使用了nios来调用SPI，并且在顶层模块中例化了4个jesd204b的ip核。signaltap中抓取了部分jesd204b的输出信号。
但是在下载nios程序的过程中发现nios下载出错，提示的信息是：
verify failed between address 0x0 and 0x1f
有时候提示system ID 验证失败。
但是当我移除了signaltap之后，nios程序可以正常下载到开发板中。因此我怀疑是JTAG的信号约束出现了问题。
我查阅了一些资料，有人提示将altera_reserved_tck设置为33MHz，并将它设置为异步时钟，但是依旧不起作用。
因此我想问altera_reserved_tck与相关的信号应该怎么设置才是正确的呢。
感谢您的解答
Hi,
I would suggest you set a 10MHz constraint to the altera_reserved_tck pin to constrain this JTAG clock.
The altera_reserved_tck pin is automatically generated for a design that uses a JTAG accessible module such as the SignalTap logic analyzer or the NIOS II debugger.
Thank you.
您好，
我建议的方案就是您试试把altera_reserved_tck管脚约束设置为10MHz。
这是因为SignalTap Analyzer或NIOS II debugger 引用了JTAG组件, 会自动化地引起altera_reserved_tck管脚.
谢谢
Kelly
