出力イネイブル信号がLoの時のtri-stateの出力が安定するまでの時間

FPGAの回路図エディタのトライステートに関して質問が御座います。 トライステートの出力イネイブル信号がONからOFFに変わった後、出力の信号(バス)が5-10クロック後からランダムにL0からHiに切り替わりました。 トライステートの出力は出力ピンに接続してありますが、出力ピンには何も接続していません。 波形はSignalTapで確認しました。 質問ですが、トライス...