出力イネイブル信号がLoの時のtri-stateの出力が安定するまでの時間

FPGAの回路図エディタのトライステートに関して質問が御座います。

トライステートの出力イネイブル信号がONからOFFに変わった後、出力の信号(バス)が5-10クロック後からランダムにL0からHiに切り替わりました。

トライステートの出力は出力ピンに接続してありますが、出力ピンには何も接続していません。

波形はSignalTapで確認しました。

質問ですが、トライステートの出力がハイインピーダンス（不定）になった後、出力の値が安定するまでの時間に仕様がございましたら教えて頂けないでしょうか。 また、トライステートの動作時なデータシートがありましたら、教えていただければ幸いです。

Quaryus Prime Pro Edition Help version 17.1で確認はしましたが、

記載を見つけることが出来ませんでした。

お手数お掛けしますが、宜しくお願い致します。

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