Most RecentWhy does functional simulation generate Zs?OpenCL compile error for high resource utilizationUsing UART FDNeed a driver for Intel High Defintion DSP. Where can I download it?Why does the license generated contain duplicate products?Help to translate verilog to vhdlLicense for Altera DE2, quartus IIquartus lite says "You have 7 days remaining"? [quartus_cpf]Ethernet ping issue with Arria 10 Development KitPlatform Designer(旧Qsys)でHDLを生成し、QIPファイルを登録すると最初に生成したHDLがCompileに使われます。しかし、QSYSファイルを登録すると、Compileするたびにdb/ipディレクトリ以下にHDLを再生成し、そのHDLをCompileしているようです。QSYSファイルを登録してもQIPファイルを登録した時と同じように最初に生成したHDLをCompileするように設定できないのでしょうか？
