I2CスレーブIPを使う時の端子のIO規格や内部クロックの推奨は？

すいません、追記で質問です。

実際にIPのソースコードを書き換えてコンパイルを始めたところ、

以下のエラーが出て​コンパイルできませんでした。

Error (10228): Verilog HDL error at altera_i2cslave_to_avlmm_bridge.v(15): module "altera_i2cslave_to_avlmm_bridge" cannot be declared more than once

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同じモジュールを2回宣言しようとしている、と言われていますが単にソースを書き換えただけなので​そんなはずはありません。

書き換えたソースコードは、Qsysの大きいモジュールのフォルダの下の /synthesis/submodules にあるものです。

​対処法がありましたらご教示ください。

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なお、Quartus のバージョンは16.1です。

使用している他のIPが​17以降でサポート対象外になる関係でツールのアップデートはできません。

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