Cyclone - Fitting M4K blocks

By changing the data cache line size to 16, I could change the data cache size to 2KB:

; Total logic elements; 5,641 / 5,980 ( 94 % )                      ;
; Total memory bits    ; 65,024 / 92,160 ( 71 % )                    ;
; M4Ks                                      ; 20 / 20 ( 100 % )                    ;
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; Implementation Port B Depth; Implementatin Port B Width; Implementatin Bits;M4Ks; MIF                              ;
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; 256                        ; 2                         ; 512               ; 1  ; cpu_0_bht_ram.mif                ;
(data cache)
; 512                        ; 32                        ; 16384             ; 4  ; None                            ;
; 128                        ; 21                        ; 2688              ; 1  ; cpu_0_dc_tag_ram.mif            ;
; 4                        ; 32                      ; 128              ; 1; None                          ;
(instruction cache)
; 1024                       ; 32                        ; 32768             ; 8  ; None                            ;
; 128                        ; 18                        ; 2304              ; 1  ; cpu_0_ic_tag_ram.mif            ;
; 256                        ; 32                        ; 8192              ; 2  ; cpu_0_ociram_default_contents.mif;
; 32                         ; 32                        ; 1024              ; 1  ; cpu_0_rf_ram_a.mif              ;
; 32                         ; 32                        ; 1024              ; 1  ; cpu_0_rf_ram_b.mif              ;
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