仿真O-RAN Intel FPGA IP Example问题

追加描述如下：

修改C面数据包生成模块bug，如下图所示：

在此基础上仿真工程设置C面、U面使能，压缩/解压缩使能，压扩方法采用块浮点算法，设置压缩后数据位宽为8bit如下图所示：

整个例子工程仿真：C面回环完全正确。U面数据出现如下问题：

oran ip tx发送侧信号输入时序为：avst_sink_u_valid,avst_sink_startofpacket,avst_sink_endofpacket使能期间，tx_u_frameid,tx_u_subframeid,tx_u_slotID,tx_u_symbolid等信号均保持不变，但在rx接受侧相应信号解析的时序出现错误：

rx_u_frameid,rx_u_subframeid,rx_u_slotID,rx_u_symbolid等信号在avst_source_u_valid,avst_source_startofpacket,avst_source_endofpacket使能期间发生跳变；

更改仿真程序为：oran IP在AVST侧自回环，如下图所示，U面数据时序问题依然存在。