Source synchronous input clock and no output clock constraints

Yes a typo. It's really - min.

Below is from TQ for the failing output path. All other constraints are met. How do I resolve this without breaking the others?

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; Data Arrival Path ;

+----------+----------+----+------+--------+----------------------------+-------+----------------------------------------------------------------------------------------------+

; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ;

+----------+----------+----+------+--------+----------------------------+-------+----------------------------------------------------------------------------------------------+

; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ;

; 3.008 ; 3.008 ; ; ; ; ; ; clock path ;

; 0.000 ; 0.000 ; ; ; ; ; ; source latency ;

; 0.000 ; 0.000 ; ; ; 1 ; PIN_BA27 ; ; rx_phy_pipe_clk ;

; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X62_Y0_N45 ; ; rx_phy_pipe_clk~input|i ;

; 0.535 ; 0.535 ; RR ; CELL ; 10 ; IOIBUF_X62_Y0_N45 ; ; rx_phy_pipe_clk~input|o ;

; 0.997 ; 0.462 ; RR ; IC ; 1 ; PLLREFCLKSELECT_X98_Y17_N0 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~PLL_REFCLK_SELECT|clkin[1] ;

; 1.157 ; 0.160 ; RR ; CELL ; 1 ; PLLREFCLKSELECT_X98_Y17_N0 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~PLL_REFCLK_SELECT|clkout ;

; 1.157 ; 0.000 ; RR ; IC ; 12 ; FRACTIONALPLL_X98_Y11_N0 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|refclkin ;

; -1.167 ; -2.324 ; RR ; COMP ; 2 ; FRACTIONALPLL_X98_Y11_N0 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0] ;

; -1.167 ; 0.000 ; RR ; IC ; 1 ; PLLOUTPUTCOUNTER_X98_Y1_N1 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|vco1ph[0] ;

; -0.325 ; 0.842 ; RR ; CELL ; 2 ; PLLOUTPUTCOUNTER_X98_Y1_N1 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk ;

; -0.176 ; 0.149 ; RR ; IC ; 1 ; CLKCTRL_G7 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|outclk_wire[0]~CLKENA0|inclk ;

; -0.046 ; 0.130 ; RR ; CELL ; 520 ; CLKCTRL_G7 ; ; pcie_x1_top_Inst|ALT_PLL_PCIE_GEN2_inst|alt_pll_pcie_gen2_inst|altera_pll_i|outclk_wire[0]~CLKENA0|outclk ;

; 2.367 ; 2.413 ; RR ; IC ; 1 ; DDIOOUTCELL_X94_Y0_N15 ; ; pcie_x1_top_Inst|mac_phy_txdata_r_0_|clk ;

; 3.008 ; 0.641 ; RR ; CELL ; 1 ; DDIOOUTCELL_X94_Y0_N15 ; ; pcie_x1_top:pcie_x1_top_Inst|mac_phy_txdata_c_0 ;

; 5.809 ; 2.801 ; ; ; ; ; ; data path ;

; 3.008 ; 0.000 ; ; uTco ; 1 ; DDIOOUTCELL_X94_Y0_N15 ; ; pcie_x1_top:pcie_x1_top_Inst|mac_phy_txdata_c_0 ;

; 3.291 ; 0.283 ; FF ; CELL ; 1 ; DDIOOUTCELL_X94_Y0_N15 ; ; pcie_x1_top_Inst|mac_phy_txdata_r_0_|q ;

; 3.291 ; 0.000 ; FF ; IC ; 1 ; IOOBUF_X94_Y0_N2 ; ; mac_phy_txdata_out_0_|i ;

; 5.809 ; 2.518 ; FF ; CELL ; 1 ; IOOBUF_X94_Y0_N2 ; ; mac_phy_txdata_out_0_|o ;

; 5.809 ; 0.000 ; FF ; CELL ; 0 ; PIN_BC25 ; ; mac_phy_txdata[0] ;

+----------+----------+----+------+--------+----------------------------+-------+--------------------------------------------------------------------------------------------+

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; Data Required Path ;

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; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ;

+---------+---------+----+------+--------+----------+-------+---------------------+

; 4.000 ; 4.000 ; ; ; ; ; ; latch edge time ;

; 4.000 ; 0.000 ; ; ; ; ; ; clock path ;

; 4.000 ; 0.000 ; R ; ; ; ; ; clock network delay ;

; 3.940 ; -0.060 ; ; ; ; ; ; clock uncertainty ;

; 2.240 ; -1.700 ; F ; oExt ; 0 ; PIN_BC25 ; ; mac_phy_txdata[0] ;

+---------+---------+----+------+--------+----------+-------+---------------------+

Thanks!