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PTan9
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5 years ago

请教使用10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP管脚分配编译不过问题

您好： ​ 想用72通道的10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP，但是管脚分配编译不过。以左边6个Transceiver bank计划放下2个40GE+24个1G/10GE IP为例，下面2个bank单独放2个40GE IP可以编译通过（两个IP共享ATX PLL），上面4个bank单独放24个通道的1G/10GE可以编译通过（共享一个ATX ...
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PTan9
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5 years ago

Hi DeshiL,

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还有如果一定要按照手册上说的，TX MAC PLL的参考时钟要来自于PHY refclk 322MHz，如果我想节省一个IO PLL，那么我是否可以尝试分配在器件左右两边的4个40GE IP，共用一个使用PHY refclk作为参考的TX MAC PLL输出，作为clk_txmac_in的驱动。然后我通过器件外部增加一个时钟buffer，把从同一个322MHz 晶振输出的时钟，通过buffer给到器件左右的收发器bank作为PHY refclk，通过这种方式，保证左右的参考时钟都是同源，用任意一侧参考时钟驱动的IO PLL的输出，能驱动4个40GE IP.

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Best Regards

Penn

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