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PTan9
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New Contributor请教使用10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP管脚分配编译不过问题
您好： 想用72通道的10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP，但是管脚分配编译不过。以左边6个Transceiver bank计划放下2个40GE+24个1G/10GE IP为例，下面2个bank单独放2个40GE IP可以编译通过（两个IP共享ATX PLL），上面4个bank单独放24个通道的1G/10GE可以编译通过（共享一个ATX ...
PTan9New Contributor
New ContributorHi DeshiL,
还有一个问题，我尝试了多个40GE IP勾选了使用外部TX MAC PLL，会生成clk_txmac_in，我用我的系统的PLL（参考时钟是100MHz）产生一个312.5 MHz驱动他们可不可以？我这么操作，编译是没有报错。就是不知道有没有风险。
Best Regards
Penn
