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PTan9
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6 years ago

请教使用10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP管脚分配编译不过问题

您好： ​ 想用72通道的10AX115S3F45E3SG器件实现4个40GE IP加48个1G/10GE IP，但是管脚分配编译不过。以左边6个Transceiver bank计划放下2个40GE+24个1G/10GE IP为例，下面2个bank单独放2个40GE IP可以编译通过（两个IP共享ATX PLL），上面4个bank单独放24个通道的1G/10GE可以编译通过（共享一个ATX ...
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PTan9
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6 years ago

Hi DeshiL,

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请问我是否可以把40GE IP和​1G/10G PHY IP种的10G TX PLL使用fPLL来实现？以避开ATX PLL，7个间隔的要求，以及满足可以驱动XN/X6线的跨bank共享需求？因为CMU PLL即要占用XCVR通道，又不能跨驱动XN线。目前10G ATX PLL改为fPLL是能编译通过的，有什么风险吗？

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Best Regards

Penn