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PYu2
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6 years ago

关于Cyclone10LP CRC_ERROR报错问题

客户使用10CL016YUU256I7G，需要CRC_ERROR报错功能，现在出现想象是CRC_ERROR​在配置过程一直为高 ，一直到CONF_DONE拉高后400us左右时间，才拉低。由于使用CRC校验功能，FPGA输出使FPGA重新配置，出现循环状态。FPGA无法正常工作，现在解决办法是通过LC滤波将CRC_ERROR去除，不输出，这样FPGA可以正常工作。Active high sign...
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PYu2
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6 years ago

Hi ，

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请问一下，这个at least 3192 clock cycle 中clock cycle 是哪个时钟？是FPGA外部时钟源的主时钟？还是FPGA内部时钟？时钟周期是多少？请帮忙告知，谢谢！