Fitter report for e_Simple_PLL
Tue Dec 03 12:45:14 2024
Quartus Prime Version 18.1.0 Build 625 09/12/2018 SJ Lite Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Parallel Compilation
  5. Fitter Netlist Optimizations
  6. Incremental Compilation Preservation Summary
  7. Incremental Compilation Partition Settings
  8. Incremental Compilation Placement Preservation
  9. Pin-Out File
 10. Fitter Resource Usage Summary
 11. Fitter Partition Statistics
 12. Input Pins
 13. Output Pins
 14. I/O Bank Usage
 15. All Package Pins
 16. I/O Assignment Warnings
 17. PLL Usage Summary
 18. Fitter Resource Utilization by Entity
 19. Delay Chain Summary
 20. Pad To Core Delay Chain Fanout
 21. Global & Other Fast Signals
 22. Routing Usage Summary
 23. I/O Rules Summary
 24. I/O Rules Details
 25. I/O Rules Matrix
 26. Fitter Device Options
 27. Operating Settings and Conditions
 28. Fitter Messages
 29. Fitter Suppressed Messages



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; Legal Notice ;
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Copyright (C) 2018  Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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the sole purpose of programming logic devices manufactured by
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; Fitter Summary                                                                ;
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; Fitter Status                   ; Successful - Tue Dec 03 12:45:14 2024       ;
; Quartus Prime Version           ; 18.1.0 Build 625 09/12/2018 SJ Lite Edition ;
; Revision Name                   ; e_Simple_PLL                                ;
; Top-level Entity Name           ; e_Simple_PLL                                ;
; Family                          ; Cyclone V                                   ;
; Device                          ; 5CGXFC7C7F23C8                              ;
; Timing Models                   ; Final                                       ;
; Logic utilization (in ALMs)     ; 1 / 56,480 ( < 1 % )                        ;
; Total registers                 ; 0                                           ;
; Total pins                      ; 6 / 268 ( 2 % )                             ;
; Total virtual pins              ; 0                                           ;
; Total block memory bits         ; 0 / 7,024,640 ( 0 % )                       ;
; Total RAM Blocks                ; 0 / 686 ( 0 % )                             ;
; Total DSP Blocks                ; 0 / 156 ( 0 % )                             ;
; Total HSSI RX PCSs              ; 0 / 6 ( 0 % )                               ;
; Total HSSI PMA RX Deserializers ; 0 / 6 ( 0 % )                               ;
; Total HSSI TX PCSs              ; 0 / 6 ( 0 % )                               ;
; Total HSSI PMA TX Serializers   ; 0 / 6 ( 0 % )                               ;
; Total PLLs                      ; 1 / 13 ( 8 % )                              ;
; Total DLLs                      ; 0 / 4 ( 0 % )                               ;
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; Fitter Settings                                                                                                                                    ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option                                                             ; Setting                               ; Default Value                         ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device                                                             ; 5CGXFC7C7F23C8                        ;                                       ;
; Minimum Core Junction Temperature                                  ; 0                                     ;                                       ;
; Maximum Core Junction Temperature                                  ; 85                                    ;                                       ;
; Use smart compilation                                              ; Off                                   ; Off                                   ;
; Enable parallel Assembler and Timing Analyzer during compilation   ; On                                    ; On                                    ;
; Enable compact report table                                        ; Off                                   ; Off                                   ;
; Router Timing Optimization Level                                   ; Normal                                ; Normal                                ;
; Perform Clocking Topology Analysis During Routing                  ; Off                                   ; Off                                   ;
; Placement Effort Multiplier                                        ; 1.0                                   ; 1.0                                   ;
; Device initialization clock source                                 ; INIT_INTOSC                           ; INIT_INTOSC                           ;
; Optimize Hold Timing                                               ; All Paths                             ; All Paths                             ;
; Optimize Multi-Corner Timing                                       ; On                                    ; On                                    ;
; Auto RAM to MLAB Conversion                                        ; On                                    ; On                                    ;
; Equivalent RAM and MLAB Power Up                                   ; Auto                                  ; Auto                                  ;
; Equivalent RAM and MLAB Paused Read Capabilities                   ; Care                                  ; Care                                  ;
; Power Optimization During Fitting                                  ; Normal compilation                    ; Normal compilation                    ;
; SSN Optimization                                                   ; Off                                   ; Off                                   ;
; Optimize Timing                                                    ; Normal compilation                    ; Normal compilation                    ;
; Optimize Timing for ECOs                                           ; Off                                   ; Off                                   ;
; Regenerate Full Fit Report During ECO Compiles                     ; Off                                   ; Off                                   ;
; Optimize IOC Register Placement for Timing                         ; Normal                                ; Normal                                ;
; Final Placement Optimizations                                      ; Automatically                         ; Automatically                         ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                         ; Automatically                         ;
; Fitter Initial Placement Seed                                      ; 1                                     ; 1                                     ;
; Periphery to Core Placement and Routing Optimization               ; Off                                   ; Off                                   ;
; Weak Pull-Up Resistor                                              ; Off                                   ; Off                                   ;
; Enable Bus-Hold Circuitry                                          ; Off                                   ; Off                                   ;
; Auto Packed Registers                                              ; Auto                                  ; Auto                                  ;
; Auto Delay Chains                                                  ; On                                    ; On                                    ;
; Auto Delay Chains for High Fanout Input Pins                       ; Off                                   ; Off                                   ;
; Treat Bidirectional Pin as Output Pin                              ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Fitting     ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                                   ; Off                                   ;
; Perform Register Duplication for Performance                       ; Off                                   ; Off                                   ;
; Perform Register Retiming for Performance                          ; Off                                   ; Off                                   ;
; Perform Asynchronous Signal Pipelining                             ; Off                                   ; Off                                   ;
; Fitter Effort                                                      ; Auto Fit                              ; Auto Fit                              ;
; Physical Synthesis Effort Level                                    ; Normal                                ; Normal                                ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                                  ; Auto                                  ;
; Auto Register Duplication                                          ; Auto                                  ; Auto                                  ;
; Auto Global Clock                                                  ; On                                    ; On                                    ;
; Auto Global Register Control Signals                               ; On                                    ; On                                    ;
; Reserve all unused pins                                            ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification                                        ; Auto                                  ; Auto                                  ;
; Enable Beneficial Skew Optimization                                ; On                                    ; On                                    ;
; Optimize Design for Metastability                                  ; On                                    ; On                                    ;
; Active Serial clock source                                         ; FREQ_100MHz                           ; FREQ_100MHz                           ;
; Force Fitter to Avoid Periphery Placement Warnings                 ; Off                                   ; Off                                   ;
; Clamping Diode                                                     ; Off                                   ; Off                                   ;
; Enable input tri-state on active configuration pins in user mode   ; Off                                   ; Off                                   ;
; Advanced Physical Optimization                                     ; On                                    ; On                                    ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 12          ;
; Maximum allowed            ; 6           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 6           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processors 2-6         ;   0.0%      ;
+----------------------------+-------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations                                                                                                                                                                                                        ;
+---------------------------------------------------------------------------------------+---------+-----------+----------------------------+-----------+----------------+------------------+------------------+-----------------------+
; Node                                                                                  ; Action  ; Operation ; Reason                     ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+---------------------------------------------------------------------------------------+---------+-----------+----------------------------+-----------+----------------+------------------+------------------+-----------------------+
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[0]~CLKENA0 ; Created ; Placement ; Fitter Periphery Placement ;           ;                ;                  ;                  ;                       ;
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[1]~CLKENA0 ; Created ; Placement ; Fitter Periphery Placement ;           ;                ;                  ;                  ;                       ;
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[2]~CLKENA0 ; Created ; Placement ; Fitter Periphery Placement ;           ;                ;                  ;                  ;                       ;
+---------------------------------------------------------------------------------------+---------+-----------+----------------------------+-----------+----------------+------------------+------------------+-----------------------+


+-------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary                                                    ;
+---------------------+-------------------+----------------------------+--------------------------+
; Type                ; Total [A + B]     ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+-------------------+----------------------------+--------------------------+
; Placement (by node) ;                   ;                            ;                          ;
;     -- Requested    ; 0.00 % ( 0 / 22 ) ; 0.00 % ( 0 / 22 )          ; 0.00 % ( 0 / 22 )        ;
;     -- Achieved     ; 0.00 % ( 0 / 22 ) ; 0.00 % ( 0 / 22 )          ; 0.00 % ( 0 / 22 )        ;
;                     ;                   ;                            ;                          ;
; Routing (by net)    ;                   ;                            ;                          ;
;     -- Requested    ; 0.00 % ( 0 / 0 )  ; 0.00 % ( 0 / 0 )           ; 0.00 % ( 0 / 0 )         ;
;     -- Achieved     ; 0.00 % ( 0 / 0 )  ; 0.00 % ( 0 / 0 )           ; 0.00 % ( 0 / 0 )         ;
+---------------------+-------------------+----------------------------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings                                                                                                                                             ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name                 ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents                       ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top                            ; User-created   ; Source File       ; N/A                     ; Source File            ; N/A                          ;                                ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File       ; N/A                     ; Source File            ; N/A                          ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+


+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation                                                                                     ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name                 ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top                            ; 0.00 % ( 0 / 1 )      ; N/A                     ; Source File       ; N/A                 ;       ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 21 )     ; N/A                     ; Source File       ; N/A                 ;       ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Users/CEH_1/Desktop/Simple_PLL/output_files/e_Simple_PLL.pin.


+------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                            ;
+-------------------------------------------------------------+--------------------+-------+
; Resource                                                    ; Usage              ; %     ;
+-------------------------------------------------------------+--------------------+-------+
; Logic utilization (ALMs needed / total ALMs on device)      ; 1 / 56,480         ; < 1 % ;
; ALMs needed [=A-B+C]                                        ; 1                  ;       ;
;     [A] ALMs used in final placement [=a+b+c+d]             ; 1 / 56,480         ; < 1 % ;
;         [a] ALMs used for LUT logic and registers           ; 0                  ;       ;
;         [b] ALMs used for LUT logic                         ; 1                  ;       ;
;         [c] ALMs used for registers                         ; 0                  ;       ;
;         [d] ALMs used for memory (up to half of total ALMs) ; 0                  ;       ;
;     [B] Estimate of ALMs recoverable by dense packing       ; 0 / 56,480         ; 0 %   ;
;     [C] Estimate of ALMs unavailable [=a+b+c+d]             ; 0 / 56,480         ; 0 %   ;
;         [a] Due to location constrained logic               ; 0                  ;       ;
;         [b] Due to LAB-wide signal conflicts                ; 0                  ;       ;
;         [c] Due to LAB input limits                         ; 0                  ;       ;
;         [d] Due to virtual I/Os                             ; 0                  ;       ;
;                                                             ;                    ;       ;
; Difficulty packing design                                   ; Low                ;       ;
;                                                             ;                    ;       ;
; Total LABs:  partially or completely used                   ; 1 / 5,648          ; < 1 % ;
;     -- Logic LABs                                           ; 1                  ;       ;
;     -- Memory LABs (up to half of total LABs)               ; 0                  ;       ;
;                                                             ;                    ;       ;
; Combinational ALUT usage for logic                          ; 1                  ;       ;
;     -- 7 input functions                                    ; 0                  ;       ;
;     -- 6 input functions                                    ; 0                  ;       ;
;     -- 5 input functions                                    ; 0                  ;       ;
;     -- 4 input functions                                    ; 0                  ;       ;
;     -- <=3 input functions                                  ; 1                  ;       ;
; Combinational ALUT usage for route-throughs                 ; 0                  ;       ;
;                                                             ;                    ;       ;
; Dedicated logic registers                                   ; 0                  ;       ;
;     -- By type:                                             ;                    ;       ;
;         -- Primary logic registers                          ; 0 / 112,960        ; 0 %   ;
;         -- Secondary logic registers                        ; 0 / 112,960        ; 0 %   ;
;     -- By function:                                         ;                    ;       ;
;         -- Design implementation registers                  ; 0                  ;       ;
;         -- Routing optimization registers                   ; 0                  ;       ;
;                                                             ;                    ;       ;
; Virtual pins                                                ; 0                  ;       ;
; I/O pins                                                    ; 6 / 268            ; 2 %   ;
;     -- Clock pins                                           ; 1 / 11             ; 9 %   ;
;     -- Dedicated input pins                                 ; 0 / 23             ; 0 %   ;
;                                                             ;                    ;       ;
; M10K blocks                                                 ; 0 / 686            ; 0 %   ;
; Total MLAB memory bits                                      ; 0                  ;       ;
; Total block memory bits                                     ; 0 / 7,024,640      ; 0 %   ;
; Total block memory implementation bits                      ; 0 / 7,024,640      ; 0 %   ;
;                                                             ;                    ;       ;
; Total DSP Blocks                                            ; 0 / 156            ; 0 %   ;
;                                                             ;                    ;       ;
; Fractional PLLs                                             ; 1 / 7              ; 14 %  ;
; Global signals                                              ; 3                  ;       ;
;     -- Global clocks                                        ; 3 / 16             ; 19 %  ;
;     -- Quadrant clocks                                      ; 0 / 88             ; 0 %   ;
;     -- Horizontal periphery clocks                          ; 0 / 18             ; 0 %   ;
; SERDES Transmitters                                         ; 0 / 120            ; 0 %   ;
; SERDES Receivers                                            ; 0 / 120            ; 0 %   ;
; JTAGs                                                       ; 0 / 1              ; 0 %   ;
; ASMI blocks                                                 ; 0 / 1              ; 0 %   ;
; CRC blocks                                                  ; 0 / 1              ; 0 %   ;
; Remote update blocks                                        ; 0 / 1              ; 0 %   ;
; Oscillator blocks                                           ; 0 / 1              ; 0 %   ;
; Hard IPs                                                    ; 0 / 1              ; 0 %   ;
; Standard RX PCSs                                            ; 0 / 6              ; 0 %   ;
; HSSI PMA RX Deserializers                                   ; 0 / 6              ; 0 %   ;
; Standard TX PCSs                                            ; 0 / 6              ; 0 %   ;
; HSSI PMA TX Serializers                                     ; 0 / 6              ; 0 %   ;
; Channel PLLs                                                ; 0 / 6              ; 0 %   ;
; Impedance control blocks                                    ; 0 / 3              ; 0 %   ;
; Hard Memory Controllers                                     ; 0 / 2              ; 0 %   ;
; Average interconnect usage (total/H/V)                      ; 0.0% / 0.0% / 0.0% ;       ;
; Peak interconnect usage (total/H/V)                         ; 0.0% / 0.0% / 0.0% ;       ;
; Maximum fan-out                                             ; 41                 ;       ;
; Highest non-global fan-out                                  ; 5                  ;       ;
; Total fan-out                                               ; 25                 ;       ;
; Average fan-out                                             ; 1.14               ;       ;
+-------------------------------------------------------------+--------------------+-------+


+--------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics                                                                                        ;
+-------------------------------------------------------------+---------------------+--------------------------------+
; Statistic                                                   ; Top                 ; hard_block:auto_generated_inst ;
+-------------------------------------------------------------+---------------------+--------------------------------+
; Logic utilization (ALMs needed / total ALMs on device)      ; 1 / 56480 ( < 1 % ) ; 0 / 56480 ( 0 % )              ;
; ALMs needed [=A-B+C]                                        ; 1                   ; 0                              ;
;     [A] ALMs used in final placement [=a+b+c+d]             ; 1 / 56480 ( < 1 % ) ; 0 / 56480 ( 0 % )              ;
;         [a] ALMs used for LUT logic and registers           ; 0                   ; 0                              ;
;         [b] ALMs used for LUT logic                         ; 1                   ; 0                              ;
;         [c] ALMs used for registers                         ; 0                   ; 0                              ;
;         [d] ALMs used for memory (up to half of total ALMs) ; 0                   ; 0                              ;
;     [B] Estimate of ALMs recoverable by dense packing       ; 0 / 56480 ( 0 % )   ; 0 / 56480 ( 0 % )              ;
;     [C] Estimate of ALMs unavailable [=a+b+c+d]             ; 0 / 56480 ( 0 % )   ; 0 / 56480 ( 0 % )              ;
;         [a] Due to location constrained logic               ; 0                   ; 0                              ;
;         [b] Due to LAB-wide signal conflicts                ; 0                   ; 0                              ;
;         [c] Due to LAB input limits                         ; 0                   ; 0                              ;
;         [d] Due to virtual I/Os                             ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Difficulty packing design                                   ; Low                 ; Low                            ;
;                                                             ;                     ;                                ;
; Total LABs:  partially or completely used                   ; 1 / 5648 ( < 1 % )  ; 0 / 5648 ( 0 % )               ;
;     -- Logic LABs                                           ; 1                   ; 0                              ;
;     -- Memory LABs (up to half of total LABs)               ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Combinational ALUT usage for logic                          ; 1                   ; 0                              ;
;     -- 7 input functions                                    ; 0                   ; 0                              ;
;     -- 6 input functions                                    ; 0                   ; 0                              ;
;     -- 5 input functions                                    ; 0                   ; 0                              ;
;     -- 4 input functions                                    ; 0                   ; 0                              ;
;     -- <=3 input functions                                  ; 1                   ; 0                              ;
; Combinational ALUT usage for route-throughs                 ; 0                   ; 0                              ;
; Memory ALUT usage                                           ; 0                   ; 0                              ;
;     -- 64-address deep                                      ; 0                   ; 0                              ;
;     -- 32-address deep                                      ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Dedicated logic registers                                   ; 0                   ; 0                              ;
;     -- By type:                                             ;                     ;                                ;
;         -- Primary logic registers                          ; 0 / 112960 ( 0 % )  ; 0 / 112960 ( 0 % )             ;
;         -- Secondary logic registers                        ; 0 / 112960 ( 0 % )  ; 0 / 112960 ( 0 % )             ;
;     -- By function:                                         ;                     ;                                ;
;         -- Design implementation registers                  ; 0                   ; 0                              ;
;         -- Routing optimization registers                   ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
;                                                             ;                     ;                                ;
; Virtual pins                                                ; 0                   ; 0                              ;
; I/O pins                                                    ; 0                   ; 6                              ;
; I/O registers                                               ; 0                   ; 0                              ;
; Total block memory bits                                     ; 0                   ; 0                              ;
; Total block memory implementation bits                      ; 0                   ; 0                              ;
; Clock enable block                                          ; 0 / 122 ( 0 % )     ; 3 / 122 ( 2 % )                ;
; Fractional PLL                                              ; 0 / 7 ( 0 % )       ; 1 / 7 ( 14 % )                 ;
; PLL Output Counter                                          ; 0 / 63 ( 0 % )      ; 3 / 63 ( 4 % )                 ;
; PLL Reconfiguration Block                                   ; 0 / 7 ( 0 % )       ; 1 / 7 ( 14 % )                 ;
; PLL Reference Clock Select Block                            ; 0 / 7 ( 0 % )       ; 1 / 7 ( 14 % )                 ;
;                                                             ;                     ;                                ;
; Connections                                                 ;                     ;                                ;
;     -- Input Connections                                    ; 0                   ; 0                              ;
;     -- Registered Input Connections                         ; 0                   ; 0                              ;
;     -- Output Connections                                   ; 0                   ; 0                              ;
;     -- Registered Output Connections                        ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Internal Connections                                        ;                     ;                                ;
;     -- Total Connections                                    ; 0                   ; 70                             ;
;     -- Registered Connections                               ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; External Connections                                        ;                     ;                                ;
;     -- Top                                                  ; 0                   ; 0                              ;
;     -- hard_block:auto_generated_inst                       ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Partition Interface                                         ;                     ;                                ;
;     -- Input Ports                                          ; 2                   ; 2                              ;
;     -- Output Ports                                         ; 4                   ; 4                              ;
;     -- Bidir Ports                                          ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Registered Ports                                            ;                     ;                                ;
;     -- Registered Input Ports                               ; 0                   ; 0                              ;
;     -- Registered Output Ports                              ; 0                   ; 0                              ;
;                                                             ;                     ;                                ;
; Port Connectivity                                           ;                     ;                                ;
;     -- Input Ports driven by GND                            ; 0                   ; 0                              ;
;     -- Output Ports driven by GND                           ; 0                   ; 0                              ;
;     -- Input Ports driven by VCC                            ; 0                   ; 0                              ;
;     -- Output Ports driven by VCC                           ; 0                   ; 0                              ;
;     -- Input Ports with no Source                           ; 0                   ; 0                              ;
;     -- Output Ports with no Source                          ; 0                   ; 0                              ;
;     -- Input Ports with no Fanout                           ; 0                   ; 0                              ;
;     -- Output Ports with no Fanout                          ; 0                   ; 0                              ;
+-------------------------------------------------------------+---------------------+--------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                                                  ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
; Name         ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Termination Control Block ; Location assigned by ; Slew Rate ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
; l_PllClock_I ; H13   ; 7A       ; 56           ; 81           ; 0            ; 1                     ; 0                  ; no     ; no             ; no              ; no       ; Off          ; 2.5 V        ; Off         ; --                        ; Fitter               ; no        ;
; ul_PllRst_I  ; H21   ; 7A       ; 88           ; 81           ; 1            ; 1                     ; 0                  ; no     ; no             ; no              ; no       ; Off          ; 2.5 V        ; Off         ; --                        ; Fitter               ; no        ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name             ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination                       ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; ul_100MHzClock_O ; Y19   ; 4A       ; 66           ; 0            ; 40           ; no              ; no                     ; 1         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; 0                   ; Off                         ; Fitter               ; -                    ; -                   ;
; ul_25MHzClock_O  ; T8    ; 3A       ; 6            ; 0            ; 0            ; no              ; no                     ; 1         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; 0                   ; Off                         ; Fitter               ; -                    ; -                   ;
; ul_50MHzClock_O  ; R15   ; 5A       ; 89           ; 6            ; 20           ; no              ; no                     ; 1         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; 0                   ; Off                         ; Fitter               ; -                    ; -                   ;
; ul_PllLocked_O   ; D21   ; 7A       ; 88           ; 81           ; 52           ; no              ; no                     ; 1         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; 0                   ; Off                         ; Fitter               ; -                    ; -                   ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+


+--------------------------------------------------------------------------+
; I/O Bank Usage                                                           ;
+----------+----------------+---------------+--------------+---------------+
; I/O Bank ; Usage          ; VCCIO Voltage ; VREF Voltage ; VCCPD Voltage ;
+----------+----------------+---------------+--------------+---------------+
; B2L      ; 0 / 0 ( -- )   ; --            ; --           ; --            ;
; B1L      ; 0 / 14 ( 0 % ) ; --            ; --           ; --            ;
; B0L      ; 0 / 14 ( 0 % ) ; --            ; --           ; --            ;
; 3A       ; 1 / 16 ( 6 % ) ; 2.5V          ; --           ; 2.5V          ;
; 3B       ; 0 / 32 ( 0 % ) ; 2.5V          ; --           ; 2.5V          ;
; 4A       ; 1 / 48 ( 2 % ) ; 2.5V          ; --           ; 2.5V          ;
; 5A       ; 1 / 16 ( 6 % ) ; 2.5V          ; --           ; 2.5V          ;
; 5B       ; 0 / 16 ( 0 % ) ; 2.5V          ; --           ; 2.5V          ;
; 7A       ; 3 / 80 ( 4 % ) ; 2.5V          ; --           ; 2.5V          ;
; 8A       ; 0 / 32 ( 0 % ) ; 2.5V          ; --           ; 2.5V          ;
+----------+----------------+---------------+--------------+---------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                            ;
+----------+------------+----------+---------------------------------+--------+--------------+---------------------+--------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                  ; Dir.   ; I/O Standard ; Voltage             ; I/O Type     ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+---------------------------------+--------+--------------+---------------------+--------------+-----------------+----------+--------------+
; A1       ;            ;          ; RREF                            ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; A2       ; 538        ; 9A       ; ^MSEL2                          ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; A3       ;            ; --       ; VCCBAT                          ; power  ;              ; 1.2V                ; --           ;                 ; --       ; --           ;
; A4       ; 540        ; 9A       ; ^nCONFIG                        ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; A5       ; 466        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A6       ;            ; 8A       ; VCCIO8A                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; A7       ; 475        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A8       ; 473        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A9       ; 464        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A10      ; 462        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A11      ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; A12      ; 444        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A13      ; 432        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A14      ; 420        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A15      ; 418        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A16      ;            ; 7A       ; VCCIO7A                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; A17      ; 403        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A18      ; 401        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A19      ; 404        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; A20      ; 402        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
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; A22      ; 396        ; 7A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; AA1      ; 39         ; B0L      ; GND                             ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; AA2      ; 38         ; B0L      ; GND                             ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; AA3      ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; AA4      ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; AA5      ; 47         ; 3A       ; ^AS_DATA2, DATA2                ;        ;              ;                     ; Weak Pull Up ;                 ; --       ; On           ;
; AA6      ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; AA7      ; 105        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; AA8      ; 108        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
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; K5       ;            ; --       ; VCCE_GXBL                       ; power  ;              ; 1.1V                ; --           ;                 ; --       ; --           ;
; K6       ; 534        ; 9A       ; ^CONF_DONE                      ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; K7       ; 456        ; 8A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
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; N2       ; 29         ; B0L      ; GXB_NC                          ;        ;              ;                     ; --           ;                 ; --       ; --           ;
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; U10      ; 111        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
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; V3       ; 50         ; 3A       ; ^DCLK                           ;        ;              ;                     ; Weak Pull Up ;                 ; --       ; On           ;
; V4       ; 40         ; B0L      ; GND                             ;        ;              ;                     ; Row I/O      ;                 ; --       ; --           ;
; V5       ; 46         ; 3A       ; #TCK                            ; input  ;              ;                     ; --           ;                 ; --       ; --           ;
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; W18      ;            ; --       ; VCC_AUX                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; W19      ; 159        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; W20      ;            ; 4A       ; VCCIO4A                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; W21      ; 171        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; W22      ; 166        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y1       ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; Y2       ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; Y3       ; 36         ; B0L      ; GXB_NC                          ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; Y4       ; 37         ; B0L      ; GXB_NC                          ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; Y5       ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; Y6       ;            ;          ; DNU                             ;        ;              ;                     ; --           ;                 ; --       ; --           ;
; Y7       ;            ; 3A       ; VREFB3AN0                       ; power  ;              ;                     ; --           ;                 ; --       ; --           ;
; Y8       ;            ; 3A       ; VCCIO3A                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; Y9       ; 118        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y10      ; 116        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y11      ; 129        ; 3B       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y12      ;            ; 3B       ; VREFB3BN0                       ; power  ;              ;                     ; --           ;                 ; --       ; --           ;
; Y13      ;            ; 3B       ; VCCIO3B                         ; power  ;              ; 2.5V                ; --           ;                 ; --       ; --           ;
; Y14      ; 141        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y15      ; 143        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y16      ; 149        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y17      ; 151        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y18      ;            ;          ; GND                             ; gnd    ;              ;                     ; --           ;                 ; --       ; --           ;
; Y19      ; 167        ; 4A       ; ul_100MHzClock_O                ; output ; 2.5 V        ;                     ; Column I/O   ; N               ; no       ; Off          ;
; Y20      ; 165        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y21      ; 169        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
; Y22      ; 164        ; 4A       ; RESERVED_INPUT_WITH_WEAK_PULLUP ;        ;              ;                     ; Column I/O   ;                 ; no       ; On           ;
+----------+------------+----------+---------------------------------+--------+--------------+---------------------+--------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+--------------------------------------------------+
; I/O Assignment Warnings                          ;
+------------------+-------------------------------+
; Pin Name         ; Reason                        ;
+------------------+-------------------------------+
; ul_100MHzClock_O ; Incomplete set of assignments ;
; ul_50MHzClock_O  ; Incomplete set of assignments ;
; ul_25MHzClock_O  ; Incomplete set of assignments ;
; ul_PllLocked_O   ; Incomplete set of assignments ;
; l_PllClock_I     ; Incomplete set of assignments ;
; ul_PllRst_I      ; Incomplete set of assignments ;
; ul_100MHzClock_O ; Missing location assignment   ;
; ul_50MHzClock_O  ; Missing location assignment   ;
; ul_25MHzClock_O  ; Missing location assignment   ;
; ul_PllLocked_O   ; Missing location assignment   ;
; l_PllClock_I     ; Missing location assignment   ;
; ul_PllRst_I      ; Missing location assignment   ;
+------------------+-------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage Summary                                                                                                                          ;
+--------------------------------------------------------------------------------------------------------------+-----------------------------+
;                                                                                                              ;                             ;
+--------------------------------------------------------------------------------------------------------------+-----------------------------+
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL                ;                             ;
;     -- PLL Type                                                                                              ; Fractional PLL              ;
;     -- PLL Location                                                                                          ; FRACTIONALPLL_X89_Y74_N0    ;
;     -- PLL Feedback clock type                                                                               ; none                        ;
;     -- PLL Bandwidth                                                                                         ; Auto                        ;
;         -- PLL Bandwidth Range                                                                               ; 2100000 to 1400000 Hz       ;
;     -- Reference Clock Frequency                                                                             ; 50.0 MHz                    ;
;     -- Reference Clock Sourced by                                                                            ; Dedicated Pin               ;
;     -- PLL VCO Frequency                                                                                     ; 400.0 MHz                   ;
;     -- PLL Operation Mode                                                                                    ; Direct                      ;
;     -- PLL Freq Min Lock                                                                                     ; 50.000000 MHz               ;
;     -- PLL Freq Max Lock                                                                                     ; 81.250000 MHz               ;
;     -- PLL Enable                                                                                            ; On                          ;
;     -- PLL Fractional Division                                                                               ; 0 / 4294967296              ;
;     -- M Counter                                                                                             ; 8                           ;
;     -- N Counter                                                                                             ; 1                           ;
;     -- PLL Refclk Select                                                                                     ;                             ;
;             -- PLL Refclk Select Location                                                                    ; PLLREFCLKSELECT_X89_Y80_N0  ;
;             -- PLL Reference Clock Input 0 source                                                            ; clk_0                       ;
;             -- PLL Reference Clock Input 1 source                                                            ; ref_clk1                    ;
;             -- ADJPLLIN source                                                                               ; N/A                         ;
;             -- CORECLKIN source                                                                              ; N/A                         ;
;             -- IQTXRXCLKIN source                                                                            ; N/A                         ;
;             -- PLLIQCLKIN source                                                                             ; N/A                         ;
;             -- RXIQCLKIN source                                                                              ; N/A                         ;
;             -- CLKIN(0) source                                                                               ; l_PllClock_I~input          ;
;             -- CLKIN(1) source                                                                               ; N/A                         ;
;             -- CLKIN(2) source                                                                               ; N/A                         ;
;             -- CLKIN(3) source                                                                               ; N/A                         ;
;     -- PLL Output Counter                                                                                    ;                             ;
;         -- e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER ;                             ;
;             -- Output Clock Frequency                                                                        ; 100.0 MHz                   ;
;             -- Output Clock Location                                                                         ; PLLOUTPUTCOUNTER_X89_Y74_N1 ;
;             -- C Counter Odd Divider Even Duty Enable                                                        ; Off                         ;
;             -- Duty Cycle                                                                                    ; 50.0000                     ;
;             -- Phase Shift                                                                                   ; 0.000000 degrees            ;
;             -- C Counter                                                                                     ; 4                           ;
;             -- C Counter PH Mux PRST                                                                         ; 0                           ;
;             -- C Counter PRST                                                                                ; 1                           ;
;         -- e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|general[1].gpll~PLL_OUTPUT_COUNTER ;                             ;
;             -- Output Clock Frequency                                                                        ; 50.0 MHz                    ;
;             -- Output Clock Location                                                                         ; PLLOUTPUTCOUNTER_X89_Y73_N1 ;
;             -- C Counter Odd Divider Even Duty Enable                                                        ; Off                         ;
;             -- Duty Cycle                                                                                    ; 50.0000                     ;
;             -- Phase Shift                                                                                   ; 0.000000 degrees            ;
;             -- C Counter                                                                                     ; 8                           ;
;             -- C Counter PH Mux PRST                                                                         ; 0                           ;
;             -- C Counter PRST                                                                                ; 1                           ;
;         -- e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|general[2].gpll~PLL_OUTPUT_COUNTER ;                             ;
;             -- Output Clock Frequency                                                                        ; 25.0 MHz                    ;
;             -- Output Clock Location                                                                         ; PLLOUTPUTCOUNTER_X89_Y75_N1 ;
;             -- C Counter Odd Divider Even Duty Enable                                                        ; Off                         ;
;             -- Duty Cycle                                                                                    ; 50.0000                     ;
;             -- Phase Shift                                                                                   ; 0.000000 degrees            ;
;             -- C Counter                                                                                     ; 16                          ;
;             -- C Counter PH Mux PRST                                                                         ; 0                           ;
;             -- C Counter PRST                                                                                ; 1                           ;
;                                                                                                              ;                             ;
+--------------------------------------------------------------------------------------------------------------+-----------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                    ;
+------------------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+------------------------------------------------------------------------------+--------------+--------------+
; Compilation Hierarchy Node         ; ALMs needed [=A-B+C] ; [A] ALMs used in final placement ; [B] Estimate of ALMs recoverable by dense packing ; [C] Estimate of ALMs unavailable ; ALMs used for memory ; Combinational ALUTs ; Dedicated Logic Registers ; I/O Registers ; Block Memory Bits ; M10Ks ; DSP Blocks ; Pins ; Virtual Pins ; Full Hierarchy Name                                                          ; Entity Name  ; Library Name ;
+------------------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+------------------------------------------------------------------------------+--------------+--------------+
; |e_Simple_PLL                      ; 0.5 (0.5)            ; 0.5 (0.5)                        ; 0.0 (0.0)                                         ; 0.0 (0.0)                        ; 0.0 (0.0)            ; 1 (1)               ; 0 (0)                     ; 0 (0)         ; 0                 ; 0     ; 0          ; 6    ; 0            ; |e_Simple_PLL                                                                ; e_Simple_PLL ; work         ;
;    |e_PLL:e_Pll_inst|              ; 0.0 (0.0)            ; 0.0 (0.0)                        ; 0.0 (0.0)                                         ; 0.0 (0.0)                        ; 0.0 (0.0)            ; 0 (0)               ; 0 (0)                     ; 0 (0)         ; 0                 ; 0     ; 0          ; 0    ; 0            ; |e_Simple_PLL|e_PLL:e_Pll_inst                                               ; e_PLL        ; e_pll        ;
;       |e_PLL_0002:e_pll_inst|      ; 0.0 (0.0)            ; 0.0 (0.0)                        ; 0.0 (0.0)                                         ; 0.0 (0.0)                        ; 0.0 (0.0)            ; 0 (0)               ; 0 (0)                     ; 0 (0)         ; 0                 ; 0     ; 0          ; 0    ; 0            ; |e_Simple_PLL|e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst                         ; e_PLL_0002   ; e_PLL        ;
;          |altera_pll:altera_pll_i| ; 0.0 (0.0)            ; 0.0 (0.0)                        ; 0.0 (0.0)                                         ; 0.0 (0.0)                        ; 0.0 (0.0)            ; 0 (0)               ; 0 (0)                     ; 0 (0)         ; 0                 ; 0     ; 0          ; 0    ; 0            ; |e_Simple_PLL|e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i ; altera_pll   ; work         ;
+------------------------------------+----------------------+----------------------------------+---------------------------------------------------+----------------------------------+----------------------+---------------------+---------------------------+---------------+-------------------+-------+------------+------+--------------+------------------------------------------------------------------------------+--------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+---------------------------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                                                             ;
+------------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
; Name             ; Pin Type ; D1 ; D3_0 ; D3_1 ; D4 ; D5   ; D5 OE ; D5 OCT ; T11 (Postamble Gating) ; T11 (Postamble Ungating) ;
+------------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+
; ul_100MHzClock_O ; Output   ; -- ; --   ; --   ; -- ; (0)  ; (31)  ; --     ; --                     ; --                       ;
; ul_50MHzClock_O  ; Output   ; -- ; --   ; --   ; -- ; (0)  ; (31)  ; --     ; --                     ; --                       ;
; ul_25MHzClock_O  ; Output   ; -- ; --   ; --   ; -- ; (0)  ; (31)  ; --     ; --                     ; --                       ;
; ul_PllLocked_O   ; Output   ; -- ; --   ; --   ; -- ; (0)  ; (31)  ; --     ; --                     ; --                       ;
; l_PllClock_I     ; Input    ; -- ; (0)  ; --   ; -- ; --   ; --    ; --     ; --                     ; --                       ;
; ul_PllRst_I      ; Input    ; -- ; --   ; (0)  ; -- ; --   ; --    ; --     ; --                     ; --                       ;
+------------------+----------+----+------+------+----+------+-------+--------+------------------------+--------------------------+


+------------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                     ;
+------------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                  ; Pad To Core Index ; Setting ;
+------------------------------------------------------------------------------------------------------+-------------------+---------+
; l_PllClock_I                                                                                         ;                   ;         ;
; ul_PllRst_I                                                                                          ;                   ;         ;
;      - e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL ; 1                 ; 0       ;
+------------------------------------------------------------------------------------------------------+-------------------+---------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                 ;
+-------------------------------------------------------------------------------+-----------------------------+---------+----------------------+------------------+---------------------------+
; Name                                                                          ; Location                    ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------------------------------------------------------------------------------+-----------------------------+---------+----------------------+------------------+---------------------------+
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[0] ; PLLOUTPUTCOUNTER_X89_Y74_N1 ; 1       ; Global Clock         ; GCLK15           ; --                        ;
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[1] ; PLLOUTPUTCOUNTER_X89_Y73_N1 ; 1       ; Global Clock         ; GCLK12           ; --                        ;
; e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[2] ; PLLOUTPUTCOUNTER_X89_Y75_N1 ; 1       ; Global Clock         ; GCLK14           ; --                        ;
+-------------------------------------------------------------------------------+-----------------------------+---------+----------------------+------------------+---------------------------+


+------------------------------------------------------+
; Routing Usage Summary                                ;
+------------------------------+-----------------------+
; Routing Resource Type        ; Usage                 ;
+------------------------------+-----------------------+
; Block interconnects          ; 5 / 374,484 ( < 1 % ) ;
; C12 interconnects            ; 0 / 16,664 ( 0 % )    ;
; C2 interconnects             ; 2 / 155,012 ( < 1 % ) ;
; C4 interconnects             ; 0 / 72,600 ( 0 % )    ;
; DQS bus muxes                ; 0 / 30 ( 0 % )        ;
; DQS-18 I/O buses             ; 0 / 30 ( 0 % )        ;
; DQS-9 I/O buses              ; 0 / 30 ( 0 % )        ;
; Direct links                 ; 0 / 374,484 ( 0 % )   ;
; Global clocks                ; 3 / 16 ( 19 % )       ;
; Horizontal periphery clocks  ; 0 / 72 ( 0 % )        ;
; Local interconnects          ; 0 / 112,960 ( 0 % )   ;
; Quadrant clocks              ; 0 / 88 ( 0 % )        ;
; R14 interconnects            ; 1 / 15,868 ( < 1 % )  ;
; R14/C12 interconnect drivers ; 0 / 27,256 ( 0 % )    ;
; R3 interconnects             ; 0 / 169,296 ( 0 % )   ;
; R6 interconnects             ; 1 / 330,800 ( < 1 % ) ;
; Spine clocks                 ; 3 / 480 ( < 1 % )     ;
; Wire stub REs                ; 0 / 20,834 ( 0 % )    ;
+------------------------------+-----------------------+


+------------------------------------------+
; I/O Rules Summary                        ;
+----------------------------------+-------+
; I/O Rules Statistic              ; Total ;
+----------------------------------+-------+
; Total I/O Rules                  ; 28    ;
; Number of I/O Rules Passed       ; 6     ;
; Number of I/O Rules Failed       ; 0     ;
; Number of I/O Rules Unchecked    ; 0     ;
; Number of I/O Rules Inapplicable ; 22    ;
+----------------------------------+-------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details                                                                                                                                                                                                                                                                 ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Status       ; ID        ; Category                          ; Rule Description                                                                   ; Severity ; Information                                                              ; Area                ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Inapplicable ; IO_000001 ; Capacity Checks                   ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; No Location assignments found.                                           ; I/O                 ;                   ;
; Inapplicable ; IO_000002 ; Capacity Checks                   ; Number of clocks in an I/O bank should not exceed the number of clocks available.  ; Critical ; No Global Signal assignments found.                                      ; I/O                 ;                   ;
; Inapplicable ; IO_000003 ; Capacity Checks                   ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; No Location assignments found.                                           ; I/O                 ;                   ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks      ; The I/O bank should support the requested VCCIO.                                   ; Critical ; No IOBANK_VCCIO assignments found.                                       ; I/O                 ;                   ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VREF values.                                ; Critical ; No VREF I/O Standard assignments found.                                  ; I/O                 ;                   ;
; Pass         ; IO_000006 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VCCIO values.                               ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000007 ; Valid Location Checks             ; Checks for unavailable locations.                                                  ; Critical ; No Location assignments found.                                           ; I/O                 ;                   ;
; Inapplicable ; IO_000008 ; Valid Location Checks             ; Checks for reserved locations.                                                     ; Critical ; No reserved LogicLock region found.                                      ; I/O                 ;                   ;
; Pass         ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard.                            ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction.                           ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength.                        ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value.               ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value.                          ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value.                      ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Inapplicable ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode.                         ; Critical ; No Clamping Diode assignments found.                                     ; I/O                 ;                   ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength.                    ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value.           ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode.                     ; Critical ; No Clamping Diode assignments found.                                     ; I/O                 ;                   ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value.                  ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value.                      ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value.                              ; Critical ; No open drain assignments found.                                         ; I/O                 ;                   ;
; Pass         ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value.                    ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time.      ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time.                     ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O                 ;                   ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value.                     ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value.                         ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time.             ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks        ; Single-ended outputs should be 0 LAB row(s) away from a differential I/O.          ; High     ; No Differential I/O Standard assignments found.                          ; I/O                 ;                   ;
; ----         ; ----      ; Disclaimer                        ; OCT rules are checked but not reported.                                            ; None     ; ----                                                                     ; On Chip Termination ;                   ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix                                                                                                                                                                                                                                                                                                                                                                                                                              ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+
; Pin/Rules          ; IO_000001    ; IO_000002    ; IO_000003    ; IO_000004    ; IO_000005    ; IO_000006 ; IO_000007    ; IO_000008    ; IO_000009 ; IO_000010 ; IO_000011    ; IO_000012    ; IO_000013    ; IO_000014    ; IO_000015    ; IO_000018    ; IO_000019    ; IO_000020    ; IO_000021    ; IO_000022    ; IO_000023    ; IO_000024    ; IO_000026    ; IO_000027    ; IO_000045    ; IO_000046    ; IO_000047    ; IO_000034    ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+
; Total Pass         ; 0            ; 0            ; 0            ; 0            ; 0            ; 6         ; 0            ; 0            ; 6         ; 6         ; 0            ; 4            ; 0            ; 0            ; 0            ; 0            ; 4            ; 0            ; 0            ; 0            ; 0            ; 4            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ;
; Total Unchecked    ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ;
; Total Inapplicable ; 6            ; 6            ; 6            ; 6            ; 6            ; 0         ; 6            ; 6            ; 0         ; 0         ; 6            ; 2            ; 6            ; 6            ; 6            ; 6            ; 2            ; 6            ; 6            ; 6            ; 6            ; 2            ; 6            ; 6            ; 6            ; 6            ; 6            ; 6            ;
; Total Fail         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ;
; ul_100MHzClock_O   ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
; ul_50MHzClock_O    ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
; ul_25MHzClock_O    ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
; ul_PllLocked_O     ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
; l_PllClock_I       ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
; ul_PllRst_I        ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+


+------------------------------------------------------------------------------------------------+
; Fitter Device Options                                                                          ;
+------------------------------------------------------------------+-----------------------------+
; Option                                                           ; Setting                     ;
+------------------------------------------------------------------+-----------------------------+
; Enable user-supplied start-up clock (CLKUSR)                     ; Off                         ;
; Enable device-wide reset (DEV_CLRn)                              ; Off                         ;
; Enable device-wide output enable (DEV_OE)                        ; Off                         ;
; Enable INIT_DONE output                                          ; Off                         ;
; Configuration scheme                                             ; Passive Serial              ;
; Enable Error Detection CRC_ERROR pin                             ; Off                         ;
; Enable CvP_CONFDONE pin                                          ; Off                         ;
; Enable open drain on CRC_ERROR pin                               ; On                          ;
; Enable open drain on CvP_CONFDONE pin                            ; On                          ;
; Enable open drain on INIT_DONE pin                               ; On                          ;
; Enable open drain on Partial Reconfiguration pins                ; Off                         ;
; Enable open drain on nCEO pin                                    ; On                          ;
; Enable Partial Reconfiguration pins                              ; Off                         ;
; Enable input tri-state on active configuration pins in user mode ; Off                         ;
; Enable internal scrubbing                                        ; Off                         ;
; Active Serial clock source                                       ; 100 MHz Internal Oscillator ;
; Device initialization clock source                               ; Internal Oscillator         ;
; Configuration via Protocol                                       ; Off                         ;
; Configuration Voltage Level                                      ; Auto                        ;
; Force Configuration Voltage Level                                ; Off                         ;
; Enable nCEO output                                               ; Off                         ;
; Data[15..8]                                                      ; Unreserved                  ;
; Data[7..5]                                                       ; Unreserved                  ;
; Base pin-out file on sameframe device                            ; Off                         ;
+------------------------------------------------------------------+-----------------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.10 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+-----------------+
; Fitter Messages ;
+-----------------+
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines.  Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 6 of the 6 processors detected
Info (119006): Selected device 5CGXFC7C7F23C8 for design "e_Simple_PLL"
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Critical Warning (169085): No exact pin location assignment(s) for 6 pins of 6 total pins. For the list of pins please refer to the I/O Assignment Warnings table in the fitter report.
Info (184020): Starting Fitter periphery placement operations
Info (11178): Promoted 3 clocks (3 global)
    Info (11162): e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[0]~CLKENA0 with 1 fanout uses global clock CLKCTRL_G15
    Info (11162): e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[1]~CLKENA0 with 1 fanout uses global clock CLKCTRL_G12
    Info (11162): e_PLL:e_Pll_inst|e_PLL_0002:e_pll_inst|altera_pll:altera_pll_i|outclk_wire[2]~CLKENA0 with 1 fanout uses global clock CLKCTRL_G14
Info (184021): Fitter periphery placement operations ending: elapsed time is 00:00:00
Critical Warning (332012): Synopsys Design Constraints File file not found: 'e_Simple_PLL.sdc'. A Synopsys Design Constraints File is required by the Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332144): No user constrained generated clocks found in the design
Info (332144): No user constrained base clocks found in the design
Info (332096): The command derive_clocks did not find any clocks to derive.  No clocks were created or changed.
Info (332097): The following timing edges are non-unate.  The Timing Analyzer will assume pos-unate behavior for these edges in the clock network.
    Info (332098): Cell: e_Pll_inst|e_pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL  from: refclkin  to: fbclk
    Info (332098): Cell: e_Pll_inst|e_pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER  from: vco0ph[0]  to: divclk
    Info (332098): Cell: e_Pll_inst|e_pll_inst|altera_pll_i|general[0].gpll~PLL_REFCLK_SELECT  from: clkin[0]  to: clkout
    Info (332098): Cell: e_Pll_inst|e_pll_inst|altera_pll_i|general[1].gpll~PLL_OUTPUT_COUNTER  from: vco0ph[0]  to: divclk
    Info (332098): Cell: e_Pll_inst|e_pll_inst|altera_pll_i|general[2].gpll~PLL_OUTPUT_COUNTER  from: vco0ph[0]  to: divclk
Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info (332154): The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers.
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info (176233): Starting register packing
Info (176235): Finished register packing
    Extra Info (176219): No registers were packed into other blocks
Info (11798): Fitter preparation operations ending: elapsed time is 00:00:07
Info (170189): Fitter placement preparation operations beginning
Info (14951): The Fitter is using Advanced Physical Optimization.
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:01
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:01
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 0% of the available device resources
    Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X78_Y70 to location X89_Y81
Info (170199): The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info (170201): Optimizations that may affect the design's routability were skipped
    Info (170200): Optimizations that may affect the design's timing were skipped
Info (170194): Fitter routing operations ending: elapsed time is 00:00:01
Info (11888): Total time spent on timing analysis during the Fitter is 0.12 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11801): Fitter post-fit operations ending: elapsed time is 00:00:04
Info (144001): Generated suppressed messages file C:/Users/CEH_1/Desktop/Simple_PLL/output_files/e_Simple_PLL.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 5 warnings
    Info: Peak virtual memory: 6895 megabytes
    Info: Processing ended: Tue Dec 03 12:45:14 2024
    Info: Elapsed time: 00:00:24
    Info: Total CPU time (on all processors): 00:00:55


+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in C:/Users/CEH_1/Desktop/Simple_PLL/output_files/e_Simple_PLL.fit.smsg.


