// and_func.v

// Generated using ACDS version 24.2 40

`timescale 1 ps / 1 ps
module and_func (
		input  wire  clock,      //      clock.clk
		input  wire  resetn,     //      reset.reset_n
		input  wire  start,      //       call.valid
		output wire  busy,       //           .stall
		output wire  done,       //     return.valid
		input  wire  stall,      //           .stall
		output wire  returndata, // returndata.data
		input  wire  A,          //          A.data
		input  wire  B           //          B.data
	);

	and_func_internal and_func_internal_inst (
		.clock      (clock),      //   input,  width = 1,      clock.clk
		.resetn     (resetn),     //   input,  width = 1,      reset.reset_n
		.start      (start),      //   input,  width = 1,       call.valid
		.busy       (busy),       //  output,  width = 1,           .stall
		.done       (done),       //  output,  width = 1,     return.valid
		.stall      (stall),      //   input,  width = 1,           .stall
		.returndata (returndata), //  output,  width = 1, returndata.data
		.A          (A),          //   input,  width = 1,          A.data
		.B          (B)           //   input,  width = 1,          B.data
	);

endmodule
