----------------
; Command Info ;
----------------
Report Timing: Found 100 setup paths (94 violated).  Worst case slack is -7.177 

Tcl Command:
    report_timing -setup -file TQ_100worstpaths.txt -npaths 100 -detail full_path

Options:
    -setup 
    -npaths 100 
    -detail full_path 
    -file {TQ_100worstpaths.txt} 

Delay Model:
    Slow 1200mV 85C Model

+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Summary of Paths                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 ;
+--------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------+-------------------------------------------------------+--------------+------------+------------+
; Slack  ; From Node                                                                                                                                                                                                                                                              ; To Node                                                                                                                                                                                                                                                               ; Launch Clock                                          ; Latch Clock                                           ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------+-------------------------------------------------------+--------------+------------+------------+
; -7.177 ; sdram_buffer_3_dq[15]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[15]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.104     ; 1.241      ;
; -7.170 ; sdram_buffer_4_dq[12]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[12]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.107     ; 1.231      ;
; -7.170 ; sdram_buffer_4_dq[14]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[14]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.107     ; 1.231      ;
; -7.170 ; sdram_buffer_4_dq[1]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[1]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.107     ; 1.231      ;
; -7.168 ; sdram_buffer_3_dq[13]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[13]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.105     ; 1.231      ;
; -7.168 ; sdram_buffer_4_dq[13]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[13]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.105     ; 1.231      ;
; -7.166 ; sdram_buffer_2_dq[1]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[1]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.083     ; 1.251      ;
; -7.166 ; sdram_buffer_4_dq[5]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[5]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.103     ; 1.231      ;
; -7.166 ; sdram_buffer_4_dq[7]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[7]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.103     ; 1.231      ;
; -7.166 ; sdram_buffer_4_dq[6]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[6]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.103     ; 1.231      ;
; -7.166 ; sdram_buffer_4_dq[10]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[10]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.103     ; 1.231      ;
; -7.165 ; sdram_buffer_2_dq[6]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[6]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.082     ; 1.251      ;
; -7.165 ; sdram_buffer_2_dq[7]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[7]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.082     ; 1.251      ;
; -7.164 ; sdram_buffer_2_dq[4]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[4]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.091     ; 1.241      ;
; -7.163 ; sdram_buffer_1_dq[7]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[7]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.090     ; 1.241      ;
; -7.162 ; sdram_buffer_2_dq[2]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[2]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.089     ; 1.241      ;
; -7.162 ; sdram_buffer_2_dq[3]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[3]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.089     ; 1.241      ;
; -7.162 ; sdram_buffer_4_dq[8]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[8]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.099     ; 1.231      ;
; -7.161 ; sdram_buffer_3_dq[12]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[12]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.098     ; 1.231      ;
; -7.158 ; sdram_buffer_2_dq[5]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[5]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.085     ; 1.241      ;
; -7.158 ; sdram_buffer_4_dq[3]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[3]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.105     ; 1.221      ;
; -7.157 ; sdram_buffer_3_dq[11]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[11]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.104     ; 1.221      ;
; -7.157 ; sdram_buffer_4_dq[15]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[15]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.104     ; 1.221      ;
; -7.157 ; sdram_buffer_4_dq[2]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[2]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.104     ; 1.221      ;
; -7.157 ; sdram_buffer_4_dq[4]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[4]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.104     ; 1.221      ;
; -7.156 ; sdram_sys_dq[13]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[13]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.203     ; 1.221      ;
; -7.156 ; sdram_sys_dq[10]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[10]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.203     ; 1.221      ;
; -7.156 ; sdram_buffer_2_dq[0]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[0]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.083     ; 1.241      ;
; -7.156 ; sdram_buffer_3_dq[7]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[7]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.093     ; 1.231      ;
; -7.156 ; sdram_buffer_3_dq[6]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[6]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.093     ; 1.231      ;
; -7.155 ; sdram_buffer_1_dq[2]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[2]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.082     ; 1.241      ;
; -7.155 ; sdram_buffer_1_dq[3]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[3]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.082     ; 1.241      ;
; -7.154 ; sdram_buffer_2_dq[8]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[8]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.081     ; 1.241      ;
; -7.154 ; sdram_buffer_3_dq[5]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[5]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.091     ; 1.231      ;
; -7.154 ; sdram_buffer_3_dq[4]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[4]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.091     ; 1.231      ;
; -7.153 ; sdram_buffer_1_dq[0]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[0]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.080     ; 1.241      ;
; -7.153 ; sdram_buffer_1_dq[1]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[1]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.080     ; 1.241      ;
; -7.152 ; sdram_buffer_3_dq[9]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[9]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.099     ; 1.221      ;
; -7.151 ; sdram_buffer_3_dq[8]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[8]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.098     ; 1.221      ;
; -7.151 ; sdram_buffer_4_dq[9]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[9]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.098     ; 1.221      ;
; -7.149 ; sdram_buffer_1_dq[6]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[6]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.086     ; 1.231      ;
; -7.149 ; sdram_buffer_1_dq[4]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[4]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.086     ; 1.231      ;
; -7.149 ; sdram_buffer_1_dq[5]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[5]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.086     ; 1.231      ;
; -7.148 ; sdram_buffer_4_dq[11]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[11]                                                                                                                                                                                                      ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.095     ; 1.221      ;
; -7.147 ; sdram_buffer_3_dq[3]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[3]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.094     ; 1.221      ;
; -7.146 ; sdram_buffer_3_dq[1]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[1]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.093     ; 1.221      ;
; -7.145 ; sdram_buffer_4_dq[0]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[0]                                                                                                                                                                                                       ; sdram_buffer_4_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.102     ; 1.211      ;
; -7.144 ; sdram_sys_dq[7]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[7]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.181     ; 1.231      ;
; -7.144 ; sdram_sys_dq[14]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[14]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.181     ; 1.231      ;
; -7.144 ; sdram_buffer_3_dq[2]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[2]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.091     ; 1.221      ;
; -7.143 ; sdram_buffer_1_dq[12]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[12]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.090     ; 1.221      ;
; -7.143 ; sdram_buffer_3_dq[10]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[10]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.100     ; 1.211      ;
; -7.142 ; sdram_buffer_2_dq[13]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[13]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.079     ; 1.231      ;
; -7.142 ; sdram_buffer_2_dq[14]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[14]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.079     ; 1.231      ;
; -7.141 ; sdram_buffer_1_dq[11]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[11]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.078     ; 1.231      ;
; -7.141 ; sdram_buffer_2_dq[12]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[12]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.088     ; 1.221      ;
; -7.141 ; sdram_buffer_2_dq[10]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[10]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.088     ; 1.221      ;
; -7.140 ; sdram_sys_dq[6]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[6]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.177     ; 1.231      ;
; -7.140 ; sdram_buffer_1_dq[13]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[13]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.087     ; 1.221      ;
; -7.139 ; sdram_buffer_3_dq[14]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[14]                                                                                                                                                                                                      ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.096     ; 1.211      ;
; -7.136 ; sdram_buffer_3_dq[0]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[0]                                                                                                                                                                                                       ; sdram_buffer_3_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.093     ; 1.211      ;
; -7.134 ; sdram_sys_dq[9]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[9]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.181     ; 1.221      ;
; -7.133 ; sdram_buffer_1_dq[8]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[8]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.080     ; 1.221      ;
; -7.133 ; sdram_buffer_1_dq[15]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[15]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.080     ; 1.221      ;
; -7.132 ; sdram_buffer_1_dq[14]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[14]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.079     ; 1.221      ;
; -7.132 ; sdram_buffer_1_dq[10]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[10]                                                                                                                                                                                                      ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.079     ; 1.221      ;
; -7.131 ; sdram_buffer_2_dq[11]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[11]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.078     ; 1.221      ;
; -7.130 ; sdram_sys_dq[5]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[5]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.177     ; 1.221      ;
; -7.127 ; sdram_sys_dq[12]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[12]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.174     ; 1.221      ;
; -7.126 ; sdram_sys_dq[3]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[3]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.173     ; 1.221      ;
; -7.126 ; sdram_sys_dq[11]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[11]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.173     ; 1.221      ;
; -7.125 ; sdram_sys_dq[4]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[4]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.172     ; 1.221      ;
; -7.125 ; sdram_sys_dq[1]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[1]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.172     ; 1.221      ;
; -7.124 ; sdram_sys_dq[8]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[8]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.181     ; 1.211      ;
; -7.123 ; sdram_sys_dq[0]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[0]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.170     ; 1.221      ;
; -7.123 ; sdram_sys_dq[2]                                                                                                                                                                                                                                                        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[2]                                                                                                                                                                                                            ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.170     ; 1.221      ;
; -7.122 ; sdram_buffer_1_dq[9]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[9]                                                                                                                                                                                                       ; sdram_buffer_1_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.079     ; 1.211      ;
; -7.121 ; sdram_buffer_2_dq[15]                                                                                                                                                                                                                                                  ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[15]                                                                                                                                                                                                      ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.078     ; 1.211      ;
; -7.120 ; sdram_buffer_2_dq[9]                                                                                                                                                                                                                                                   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[9]                                                                                                                                                                                                       ; sdram_buffer_2_clk_pin                                ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.899        ; -3.077     ; 1.211      ;
; -7.113 ; sdram_sys_dq[15]                                                                                                                                                                                                                                                       ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[15]                                                                                                                                                                                                           ; sdram_sys_clk_pin                                     ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 2.999        ; -3.170     ; 1.211      ;
; -0.492 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; 7.999        ; -0.114     ; 8.368      ;
; -0.481 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.114     ; 8.368      ;
; -0.384 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; 7.999        ; -0.114     ; 8.260      ;
; -0.373 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.114     ; 8.260      ;
; -0.249 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; 7.999        ; -0.114     ; 8.125      ;
; -0.238 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]           ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.114     ; 8.125      ;
; -0.238 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; 7.999        ; -0.073     ; 8.155      ;
; -0.227 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.073     ; 8.155      ;
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; -0.076 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4] ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.073     ; 8.004      ;
; -0.064 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]           ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; 7.999        ; -0.108     ; 7.946      ;
; -0.053 ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5]         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]           ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac ; 8.000        ; -0.108     ; 7.946      ;
; 0.027  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                                                                                                                                                                                                                       ; sdram_buffer_1_clk                                                                                                                                                                                                                                                    ; PLL0|altpll_component|auto_generated|pll1|clk[1]      ; sdram_buffer_1_clk_pin                                ; 0.500        ; 7.046      ; 7.309      ;
; 0.027  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                                                                                                                                                                                                                       ; sdram_buffer_3_clk                                                                                                                                                                                                                                                    ; PLL0|altpll_component|auto_generated|pll1|clk[1]      ; sdram_buffer_3_clk_pin                                ; 0.500        ; 7.061      ; 7.324      ;
; 0.027  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                                                                                                                                                                                                                       ; sdram_buffer_4_clk                                                                                                                                                                                                                                                    ; PLL0|altpll_component|auto_generated|pll1|clk[1]      ; sdram_buffer_4_clk_pin                                ; 0.500        ; 7.051      ; 7.314      ;
; 0.028  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                                                                                                                                                                                                                       ; sdram_buffer_2_clk                                                                                                                                                                                                                                                    ; PLL0|altpll_component|auto_generated|pll1|clk[1]      ; sdram_buffer_2_clk_pin                                ; 0.500        ; 7.029      ; 7.291      ;
; 0.035  ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|command_config[11]                                                         ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|reg_data_out[11]                                                          ; PLL0|altpll_component|auto_generated|pll1|clk[3]      ; PLL0|altpll_component|auto_generated|pll1|clk[0]      ; 8.000        ; -4.771     ; 3.195      ;
; 0.049  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                                                                                                                                                                                                                       ; sdram_sys_clk                                                                                                                                                                                                                                                         ; PLL0|altpll_component|auto_generated|pll1|clk[1]      ; sdram_sys_clk_pin                                     ; 0.520        ; 7.094      ; 7.355      ;
+--------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------+-------------------------------------------------------+--------------+------------+------------+

Path #1: Setup slack is -7.177 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[15]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[15] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.099                                                           ;
; Data Required Time ; 15.922                                                           ;
; Slack              ; -7.177 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.104 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.066       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_T10              ; sdram_buffer_3_dq[15]                                                  ;
; 23.099   ; 1.241    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X23_Y0_N15    ; sdram_buffer_3_dq[15]~input|i                                          ;
;   22.832 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X23_Y0_N15    ; sdram_buffer_3_dq[15]~input|o                                          ;
;   22.832 ;   0.000  ; FF ; IC   ; 1      ; FF_X23_Y0_N17        ; CPU|sdram_buffer_3|za_data[15]|d                                       ;
;   23.099 ;   0.267  ; FF ; CELL ; 1      ; FF_X23_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[15]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.153   ; 0.154    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.406 ;   1.454  ; RR ; IC   ; 1      ; FF_X23_Y0_N17    ; CPU|sdram_buffer_3|za_data[15]|clk                                     ;
;   15.852 ;   0.446  ; RR ; CELL ; 1      ; FF_X23_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[15]       ;
;   16.153 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.043   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.922   ; -0.121   ;    ; uTsu ; 1      ; FF_X23_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[15]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #2: Setup slack is -7.170 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[12]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[12] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.079                                                           ;
; Data Required Time ; 15.909                                                           ;
; Slack              ; -7.170 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.107 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.053       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_D15                 ; sdram_buffer_4_dq[12]                                                  ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X57_Y53_N8       ; sdram_buffer_4_dq[12]~input|i                                          ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X57_Y53_N8       ; sdram_buffer_4_dq[12]~input|o                                          ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X57_Y53_N10          ; CPU|sdram_buffer_4|za_data[12]|d                                       ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X57_Y53_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[12]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.140   ; 0.141    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.393 ;   1.441  ; RR ; IC   ; 1      ; FF_X57_Y53_N10   ; CPU|sdram_buffer_4|za_data[12]|clk                                     ;
;   15.839 ;   0.446  ; RR ; CELL ; 1      ; FF_X57_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[12]       ;
;   16.140 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.030   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.909   ; -0.121   ;    ; uTsu ; 1      ; FF_X57_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[12]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #3: Setup slack is -7.170 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[14]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[14] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.079                                                           ;
; Data Required Time ; 15.909                                                           ;
; Slack              ; -7.170 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.107 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.053       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_E15                 ; sdram_buffer_4_dq[14]                                                  ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X57_Y53_N15      ; sdram_buffer_4_dq[14]~input|i                                          ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X57_Y53_N15      ; sdram_buffer_4_dq[14]~input|o                                          ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X57_Y53_N17          ; CPU|sdram_buffer_4|za_data[14]|d                                       ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X57_Y53_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[14]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.140   ; 0.141    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.393 ;   1.441  ; RR ; IC   ; 1      ; FF_X57_Y53_N17   ; CPU|sdram_buffer_4|za_data[14]|clk                                     ;
;   15.839 ;   0.446  ; RR ; CELL ; 1      ; FF_X57_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[14]       ;
;   16.140 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.030   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.909   ; -0.121   ;    ; uTsu ; 1      ; FF_X57_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[14]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #4: Setup slack is -7.170 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[1]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[1] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.909                                                          ;
; Slack              ; -7.170 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.107 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.053       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_G13                 ; sdram_buffer_4_dq[1]                                                   ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X55_Y53_N1       ; sdram_buffer_4_dq[1]~input|i                                           ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X55_Y53_N1       ; sdram_buffer_4_dq[1]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X55_Y53_N3           ; CPU|sdram_buffer_4|za_data[1]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X55_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[1]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.140   ; 0.141    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.393 ;   1.441  ; RR ; IC   ; 1      ; FF_X55_Y53_N3    ; CPU|sdram_buffer_4|za_data[1]|clk                                      ;
;   15.839 ;   0.446  ; RR ; CELL ; 1      ; FF_X55_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[1]        ;
;   16.140 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.030   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.909   ; -0.121   ;    ; uTsu ; 1      ; FF_X55_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[1]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #5: Setup slack is -7.168 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[13]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[13] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.089                                                           ;
; Data Required Time ; 15.921                                                           ;
; Slack              ; -7.168 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.105 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.065       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_Y8               ; sdram_buffer_3_dq[13]                                                  ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X21_Y0_N15    ; sdram_buffer_3_dq[13]~input|i                                          ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X21_Y0_N15    ; sdram_buffer_3_dq[13]~input|o                                          ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X21_Y0_N17        ; CPU|sdram_buffer_3|za_data[13]|d                                       ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X21_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[13]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.152   ; 0.153    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.405 ;   1.453  ; RR ; IC   ; 1      ; FF_X21_Y0_N17    ; CPU|sdram_buffer_3|za_data[13]|clk                                     ;
;   15.851 ;   0.446  ; RR ; CELL ; 1      ; FF_X21_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[13]       ;
;   16.152 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.042   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.921   ; -0.121   ;    ; uTsu ; 1      ; FF_X21_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[13]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #6: Setup slack is -7.168 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[13]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[13] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.079                                                           ;
; Data Required Time ; 15.911                                                           ;
; Slack              ; -7.168 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.105 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.055       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_C15                 ; sdram_buffer_4_dq[13]                                                  ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X50_Y53_N1       ; sdram_buffer_4_dq[13]~input|i                                          ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X50_Y53_N1       ; sdram_buffer_4_dq[13]~input|o                                          ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X50_Y53_N3           ; CPU|sdram_buffer_4|za_data[13]|d                                       ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X50_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[13]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.142   ; 0.143    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.395 ;   1.443  ; RR ; IC   ; 1      ; FF_X50_Y53_N3    ; CPU|sdram_buffer_4|za_data[13]|clk                                     ;
;   15.841 ;   0.446  ; RR ; CELL ; 1      ; FF_X50_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[13]       ;
;   16.142 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.032   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.911   ; -0.121   ;    ; uTsu ; 1      ; FF_X50_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[13]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #7: Setup slack is -7.166 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[1]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[1] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.076                                                          ;
; Data Required Time ; 15.910                                                          ;
; Slack              ; -7.166 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.083 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.251  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.251       ; 100        ; 0.267  ; 0.984  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.054       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_A3                 ; sdram_buffer_2_dq[1]                                                   ;
; 23.076   ; 1.251    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X11_Y53_N1      ; sdram_buffer_2_dq[1]~input|i                                           ;
;   22.809 ;   0.984  ; FF ; CELL ; 1      ; IOIBUF_X11_Y53_N1      ; sdram_buffer_2_dq[1]~input|o                                           ;
;   22.809 ;   0.000  ; FF ; IC   ; 1      ; FF_X11_Y53_N3          ; CPU|sdram_buffer_2|za_data[1]|d                                        ;
;   23.076 ;   0.267  ; FF ; CELL ; 1      ; FF_X11_Y53_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[1]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.141   ; 0.142    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.394 ;   1.442  ; RR ; IC   ; 1      ; FF_X11_Y53_N3    ; CPU|sdram_buffer_2|za_data[1]|clk                                      ;
;   15.840 ;   0.446  ; RR ; CELL ; 1      ; FF_X11_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[1]        ;
;   16.141 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.031   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.910   ; -0.121   ;    ; uTsu ; 1      ; FF_X11_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[1]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #8: Setup slack is -7.166 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[5]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[5] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.913                                                          ;
; Slack              ; -7.166 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.103 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.057       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_A13                 ; sdram_buffer_4_dq[5]                                                   ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X43_Y53_N15      ; sdram_buffer_4_dq[5]~input|i                                           ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X43_Y53_N15      ; sdram_buffer_4_dq[5]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X43_Y53_N17          ; CPU|sdram_buffer_4|za_data[5]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X43_Y53_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[5]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.144   ; 0.145    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.397 ;   1.445  ; RR ; IC   ; 1      ; FF_X43_Y53_N17   ; CPU|sdram_buffer_4|za_data[5]|clk                                      ;
;   15.843 ;   0.446  ; RR ; CELL ; 1      ; FF_X43_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[5]        ;
;   16.144 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.034   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.913   ; -0.121   ;    ; uTsu ; 1      ; FF_X43_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[5]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #9: Setup slack is -7.166 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[7]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[7] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.913                                                          ;
; Slack              ; -7.166 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.103 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.057       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_A14                 ; sdram_buffer_4_dq[7]                                                   ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X43_Y53_N1       ; sdram_buffer_4_dq[7]~input|i                                           ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X43_Y53_N1       ; sdram_buffer_4_dq[7]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X43_Y53_N3           ; CPU|sdram_buffer_4|za_data[7]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X43_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[7]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.144   ; 0.145    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.397 ;   1.445  ; RR ; IC   ; 1      ; FF_X43_Y53_N3    ; CPU|sdram_buffer_4|za_data[7]|clk                                      ;
;   15.843 ;   0.446  ; RR ; CELL ; 1      ; FF_X43_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[7]        ;
;   16.144 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.034   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.913   ; -0.121   ;    ; uTsu ; 1      ; FF_X43_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[7]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #10: Setup slack is -7.166 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[6]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[6] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.913                                                          ;
; Slack              ; -7.166 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.103 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.057       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_B13                 ; sdram_buffer_4_dq[6]                                                   ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X43_Y53_N22      ; sdram_buffer_4_dq[6]~input|i                                           ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X43_Y53_N22      ; sdram_buffer_4_dq[6]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X43_Y53_N24          ; CPU|sdram_buffer_4|za_data[6]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X43_Y53_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[6]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.144   ; 0.145    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.397 ;   1.445  ; RR ; IC   ; 1      ; FF_X43_Y53_N24   ; CPU|sdram_buffer_4|za_data[6]|clk                                      ;
;   15.843 ;   0.446  ; RR ; CELL ; 1      ; FF_X43_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[6]        ;
;   16.144 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.034   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.913   ; -0.121   ;    ; uTsu ; 1      ; FF_X43_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[6]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #11: Setup slack is -7.166 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[10]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[10] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.079                                                           ;
; Data Required Time ; 15.913                                                           ;
; Slack              ; -7.166 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.103 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.057       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_C17                 ; sdram_buffer_4_dq[10]                                                  ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X66_Y53_N22      ; sdram_buffer_4_dq[10]~input|i                                          ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X66_Y53_N22      ; sdram_buffer_4_dq[10]~input|o                                          ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X66_Y53_N24          ; CPU|sdram_buffer_4|za_data[10]|d                                       ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X66_Y53_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[10]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.144   ; 0.145    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.397 ;   1.445  ; RR ; IC   ; 1      ; FF_X66_Y53_N24   ; CPU|sdram_buffer_4|za_data[10]|clk                                     ;
;   15.843 ;   0.446  ; RR ; CELL ; 1      ; FF_X66_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[10]       ;
;   16.144 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.034   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.913   ; -0.121   ;    ; uTsu ; 1      ; FF_X66_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[10]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #12: Setup slack is -7.165 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[6]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[6] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.076                                                          ;
; Data Required Time ; 15.911                                                          ;
; Slack              ; -7.165 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.082 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.251  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.251       ; 100        ; 0.267  ; 0.984  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.055       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_B6                 ; sdram_buffer_2_dq[6]                                                   ;
; 23.076   ; 1.251    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X25_Y53_N8      ; sdram_buffer_2_dq[6]~input|i                                           ;
;   22.809 ;   0.984  ; FF ; CELL ; 1      ; IOIBUF_X25_Y53_N8      ; sdram_buffer_2_dq[6]~input|o                                           ;
;   22.809 ;   0.000  ; FF ; IC   ; 1      ; FF_X25_Y53_N10         ; CPU|sdram_buffer_2|za_data[6]|d                                        ;
;   23.076 ;   0.267  ; FF ; CELL ; 1      ; FF_X25_Y53_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[6]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.142   ; 0.143    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.395 ;   1.443  ; RR ; IC   ; 1      ; FF_X25_Y53_N10   ; CPU|sdram_buffer_2|za_data[6]|clk                                      ;
;   15.841 ;   0.446  ; RR ; CELL ; 1      ; FF_X25_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[6]        ;
;   16.142 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.032   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.911   ; -0.121   ;    ; uTsu ; 1      ; FF_X25_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[6]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #13: Setup slack is -7.165 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[7]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[7] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.076                                                          ;
; Data Required Time ; 15.911                                                          ;
; Slack              ; -7.165 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.082 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.251  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.251       ; 100        ; 0.267  ; 0.984  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.055       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_A6                 ; sdram_buffer_2_dq[7]                                                   ;
; 23.076   ; 1.251    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X25_Y53_N1      ; sdram_buffer_2_dq[7]~input|i                                           ;
;   22.809 ;   0.984  ; FF ; CELL ; 1      ; IOIBUF_X25_Y53_N1      ; sdram_buffer_2_dq[7]~input|o                                           ;
;   22.809 ;   0.000  ; FF ; IC   ; 1      ; FF_X25_Y53_N3          ; CPU|sdram_buffer_2|za_data[7]|d                                        ;
;   23.076 ;   0.267  ; FF ; CELL ; 1      ; FF_X25_Y53_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[7]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.142   ; 0.143    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.395 ;   1.443  ; RR ; IC   ; 1      ; FF_X25_Y53_N3    ; CPU|sdram_buffer_2|za_data[7]|clk                                      ;
;   15.841 ;   0.446  ; RR ; CELL ; 1      ; FF_X25_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[7]        ;
;   16.142 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.032   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.911   ; -0.121   ;    ; uTsu ; 1      ; FF_X25_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[7]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #14: Setup slack is -7.164 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[4]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[4] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.902                                                          ;
; Slack              ; -7.164 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.091 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.046       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_B5                 ; sdram_buffer_2_dq[4]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X19_Y53_N1      ; sdram_buffer_2_dq[4]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X19_Y53_N1      ; sdram_buffer_2_dq[4]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X19_Y53_N3          ; CPU|sdram_buffer_2|za_data[4]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X19_Y53_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[4]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.133   ; 0.134    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.386 ;   1.434  ; RR ; IC   ; 1      ; FF_X19_Y53_N3    ; CPU|sdram_buffer_2|za_data[4]|clk                                      ;
;   15.832 ;   0.446  ; RR ; CELL ; 1      ; FF_X19_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[4]        ;
;   16.133 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.023   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.902   ; -0.121   ;    ; uTsu ; 1      ; FF_X19_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[4]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #15: Setup slack is -7.163 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[7]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[7] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.084                                                          ;
; Data Required Time ; 15.921                                                          ;
; Slack              ; -7.163 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.090 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.065       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA16              ; sdram_buffer_1_dq[7]                                                   ;
; 23.084   ; 1.241    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X55_Y0_N22     ; sdram_buffer_1_dq[7]~input|i                                           ;
;   22.817 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X55_Y0_N22     ; sdram_buffer_1_dq[7]~input|o                                           ;
;   22.817 ;   0.000  ; FF ; IC   ; 1      ; FF_X55_Y0_N24         ; CPU|sdram_buffer_1|za_data[7]|d                                        ;
;   23.084 ;   0.267  ; FF ; CELL ; 1      ; FF_X55_Y0_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[7]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.152   ; 0.153    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.405 ;   1.453  ; RR ; IC   ; 1      ; FF_X55_Y0_N24    ; CPU|sdram_buffer_1|za_data[7]|clk                                      ;
;   15.851 ;   0.446  ; RR ; CELL ; 1      ; FF_X55_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[7]        ;
;   16.152 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.042   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.921   ; -0.121   ;    ; uTsu ; 1      ; FF_X55_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[7]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #16: Setup slack is -7.162 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[2]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[2] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.904                                                          ;
; Slack              ; -7.162 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.089 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.048       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_B4                 ; sdram_buffer_2_dq[2]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X16_Y53_N22     ; sdram_buffer_2_dq[2]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X16_Y53_N22     ; sdram_buffer_2_dq[2]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X16_Y53_N24         ; CPU|sdram_buffer_2|za_data[2]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X16_Y53_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[2]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.135   ; 0.136    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.388 ;   1.436  ; RR ; IC   ; 1      ; FF_X16_Y53_N24   ; CPU|sdram_buffer_2|za_data[2]|clk                                      ;
;   15.834 ;   0.446  ; RR ; CELL ; 1      ; FF_X16_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[2]        ;
;   16.135 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.025   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.904   ; -0.121   ;    ; uTsu ; 1      ; FF_X16_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[2]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #17: Setup slack is -7.162 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[3]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[3] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.904                                                          ;
; Slack              ; -7.162 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.089 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.048       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_A4                 ; sdram_buffer_2_dq[3]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X16_Y53_N15     ; sdram_buffer_2_dq[3]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X16_Y53_N15     ; sdram_buffer_2_dq[3]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X16_Y53_N17         ; CPU|sdram_buffer_2|za_data[3]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X16_Y53_N17         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[3]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.135   ; 0.136    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.388 ;   1.436  ; RR ; IC   ; 1      ; FF_X16_Y53_N17   ; CPU|sdram_buffer_2|za_data[3]|clk                                      ;
;   15.834 ;   0.446  ; RR ; CELL ; 1      ; FF_X16_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[3]        ;
;   16.135 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.025   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.904   ; -0.121   ;    ; uTsu ; 1      ; FF_X16_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[3]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #18: Setup slack is -7.162 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[8]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[8] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.917                                                          ;
; Slack              ; -7.162 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.099 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.061       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_C19                 ; sdram_buffer_4_dq[8]                                                   ;
; 23.079   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X69_Y53_N1       ; sdram_buffer_4_dq[8]~input|i                                           ;
;   22.812 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X69_Y53_N1       ; sdram_buffer_4_dq[8]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X69_Y53_N3           ; CPU|sdram_buffer_4|za_data[8]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X69_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[8]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.148   ; 0.149    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.401 ;   1.449  ; RR ; IC   ; 1      ; FF_X69_Y53_N3    ; CPU|sdram_buffer_4|za_data[8]|clk                                      ;
;   15.847 ;   0.446  ; RR ; CELL ; 1      ; FF_X69_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[8]        ;
;   16.148 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.038   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.917   ; -0.121   ;    ; uTsu ; 1      ; FF_X69_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[8]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #19: Setup slack is -7.161 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[12]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[12] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.089                                                           ;
; Data Required Time ; 15.928                                                           ;
; Slack              ; -7.161 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.098 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.072       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_U8               ; sdram_buffer_3_dq[12]                                                  ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X1_Y0_N1      ; sdram_buffer_3_dq[12]~input|i                                          ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X1_Y0_N1      ; sdram_buffer_3_dq[12]~input|o                                          ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X1_Y0_N3          ; CPU|sdram_buffer_3|za_data[12]|d                                       ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X1_Y0_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[12]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.159   ; 0.160    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.412 ;   1.460  ; RR ; IC   ; 1      ; FF_X1_Y0_N3      ; CPU|sdram_buffer_3|za_data[12]|clk                                     ;
;   15.858 ;   0.446  ; RR ; CELL ; 1      ; FF_X1_Y0_N3      ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[12]       ;
;   16.159 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.049   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.928   ; -0.121   ;    ; uTsu ; 1      ; FF_X1_Y0_N3      ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[12]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #20: Setup slack is -7.158 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[5]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[5] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.908                                                          ;
; Slack              ; -7.158 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.085 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.052       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_A5                 ; sdram_buffer_2_dq[5]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X21_Y53_N22     ; sdram_buffer_2_dq[5]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X21_Y53_N22     ; sdram_buffer_2_dq[5]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X21_Y53_N24         ; CPU|sdram_buffer_2|za_data[5]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X21_Y53_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[5]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.139   ; 0.140    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.392 ;   1.440  ; RR ; IC   ; 1      ; FF_X21_Y53_N24   ; CPU|sdram_buffer_2|za_data[5]|clk                                      ;
;   15.838 ;   0.446  ; RR ; CELL ; 1      ; FF_X21_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[5]        ;
;   16.139 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.029   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.908   ; -0.121   ;    ; uTsu ; 1      ; FF_X21_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[5]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #21: Setup slack is -7.158 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[3]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[3] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.069                                                          ;
; Data Required Time ; 15.911                                                          ;
; Slack              ; -7.158 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.105 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.055       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_F13                 ; sdram_buffer_4_dq[3]                                                   ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X50_Y53_N22      ; sdram_buffer_4_dq[3]~input|i                                           ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X50_Y53_N22      ; sdram_buffer_4_dq[3]~input|o                                           ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X50_Y53_N24          ; CPU|sdram_buffer_4|za_data[3]|d                                        ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X50_Y53_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[3]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.142   ; 0.143    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.395 ;   1.443  ; RR ; IC   ; 1      ; FF_X50_Y53_N24   ; CPU|sdram_buffer_4|za_data[3]|clk                                      ;
;   15.841 ;   0.446  ; RR ; CELL ; 1      ; FF_X50_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[3]        ;
;   16.142 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.032   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.911   ; -0.121   ;    ; uTsu ; 1      ; FF_X50_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[3]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #22: Setup slack is -7.157 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[11]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[11] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.079                                                           ;
; Data Required Time ; 15.922                                                           ;
; Slack              ; -7.157 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.104 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.066       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_Y7               ; sdram_buffer_3_dq[11]                                                  ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X11_Y0_N1     ; sdram_buffer_3_dq[11]~input|i                                          ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X11_Y0_N1     ; sdram_buffer_3_dq[11]~input|o                                          ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X11_Y0_N3         ; CPU|sdram_buffer_3|za_data[11]|d                                       ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X11_Y0_N3         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[11]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.153   ; 0.154    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.406 ;   1.454  ; RR ; IC   ; 1      ; FF_X11_Y0_N3     ; CPU|sdram_buffer_3|za_data[11]|clk                                     ;
;   15.852 ;   0.446  ; RR ; CELL ; 1      ; FF_X11_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[11]       ;
;   16.153 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.043   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.922   ; -0.121   ;    ; uTsu ; 1      ; FF_X11_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[11]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #23: Setup slack is -7.157 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[15]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[15] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.069                                                           ;
; Data Required Time ; 15.912                                                           ;
; Slack              ; -7.157 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.104 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.056       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_D13                 ; sdram_buffer_4_dq[15]                                                  ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X48_Y53_N22      ; sdram_buffer_4_dq[15]~input|i                                          ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X48_Y53_N22      ; sdram_buffer_4_dq[15]~input|o                                          ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X48_Y53_N24          ; CPU|sdram_buffer_4|za_data[15]|d                                       ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X48_Y53_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[15]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.143   ; 0.144    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.396 ;   1.444  ; RR ; IC   ; 1      ; FF_X48_Y53_N24   ; CPU|sdram_buffer_4|za_data[15]|clk                                     ;
;   15.842 ;   0.446  ; RR ; CELL ; 1      ; FF_X48_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[15]       ;
;   16.143 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.033   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.912   ; -0.121   ;    ; uTsu ; 1      ; FF_X48_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[15]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #24: Setup slack is -7.157 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[2]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[2] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.069                                                          ;
; Data Required Time ; 15.912                                                          ;
; Slack              ; -7.157 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.104 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.056       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_E13                 ; sdram_buffer_4_dq[2]                                                   ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X45_Y53_N22      ; sdram_buffer_4_dq[2]~input|i                                           ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X45_Y53_N22      ; sdram_buffer_4_dq[2]~input|o                                           ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X45_Y53_N24          ; CPU|sdram_buffer_4|za_data[2]|d                                        ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X45_Y53_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[2]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.143   ; 0.144    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.396 ;   1.444  ; RR ; IC   ; 1      ; FF_X45_Y53_N24   ; CPU|sdram_buffer_4|za_data[2]|clk                                      ;
;   15.842 ;   0.446  ; RR ; CELL ; 1      ; FF_X45_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[2]        ;
;   16.143 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.033   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.912   ; -0.121   ;    ; uTsu ; 1      ; FF_X45_Y53_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[2]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #25: Setup slack is -7.157 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[4]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[4] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.069                                                          ;
; Data Required Time ; 15.912                                                          ;
; Slack              ; -7.157 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.104 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.056       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_C13                 ; sdram_buffer_4_dq[4]                                                   ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X48_Y53_N15      ; sdram_buffer_4_dq[4]~input|i                                           ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X48_Y53_N15      ; sdram_buffer_4_dq[4]~input|o                                           ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X48_Y53_N17          ; CPU|sdram_buffer_4|za_data[4]|d                                        ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X48_Y53_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[4]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.143   ; 0.144    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.396 ;   1.444  ; RR ; IC   ; 1      ; FF_X48_Y53_N17   ; CPU|sdram_buffer_4|za_data[4]|clk                                      ;
;   15.842 ;   0.446  ; RR ; CELL ; 1      ; FF_X48_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[4]        ;
;   16.143 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.033   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.912   ; -0.121   ;    ; uTsu ; 1      ; FF_X48_Y53_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[4]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #26: Setup slack is -7.156 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[13]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[13] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.010                                                      ;
; Data Required Time ; 15.854                                                      ;
; Slack              ; -7.156 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.203 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 5.998       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_P17                 ; sdram_sys_dq[13]                                                       ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y13_N8       ; sdram_sys_dq[13]~input|i                                               ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y13_N8       ; sdram_sys_dq[13]~input|o                                               ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y13_N10          ; CPU|sdram_sys|za_data[13]|d                                            ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y13_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[13]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.085   ; 0.086    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.338 ;   1.386  ; RR ; IC   ; 1      ; FF_X77_Y13_N10   ; CPU|sdram_sys|za_data[13]|clk                                          ;
;   15.784 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y13_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[13]            ;
;   16.085 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.975   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.854   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y13_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[13]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #27: Setup slack is -7.156 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[10]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[10] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.010                                                      ;
; Data Required Time ; 15.854                                                      ;
; Slack              ; -7.156 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.203 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 5.998       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_R17                 ; sdram_sys_dq[10]                                                       ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y13_N15      ; sdram_sys_dq[10]~input|i                                               ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y13_N15      ; sdram_sys_dq[10]~input|o                                               ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y13_N17          ; CPU|sdram_sys|za_data[10]|d                                            ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y13_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[10]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.085   ; 0.086    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.338 ;   1.386  ; RR ; IC   ; 1      ; FF_X77_Y13_N17   ; CPU|sdram_sys|za_data[10]|clk                                          ;
;   15.784 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y13_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[10]            ;
;   16.085 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.975   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.854   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y13_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[10]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #28: Setup slack is -7.156 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[0]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[0] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.910                                                          ;
; Slack              ; -7.156 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.083 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.054       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_B3                 ; sdram_buffer_2_dq[0]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X11_Y53_N8      ; sdram_buffer_2_dq[0]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X11_Y53_N8      ; sdram_buffer_2_dq[0]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X11_Y53_N10         ; CPU|sdram_buffer_2|za_data[0]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X11_Y53_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[0]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.141   ; 0.142    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.394 ;   1.442  ; RR ; IC   ; 1      ; FF_X11_Y53_N10   ; CPU|sdram_buffer_2|za_data[0]|clk                                      ;
;   15.840 ;   0.446  ; RR ; CELL ; 1      ; FF_X11_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[0]        ;
;   16.141 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.031   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.910   ; -0.121   ;    ; uTsu ; 1      ; FF_X11_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[0]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #29: Setup slack is -7.156 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[7]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[7] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.089                                                          ;
; Data Required Time ; 15.933                                                          ;
; Slack              ; -7.156 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.093 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.077       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_AB9              ; sdram_buffer_3_dq[7]                                                   ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X37_Y0_N15    ; sdram_buffer_3_dq[7]~input|i                                           ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X37_Y0_N15    ; sdram_buffer_3_dq[7]~input|o                                           ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X37_Y0_N17        ; CPU|sdram_buffer_3|za_data[7]|d                                        ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X37_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[7]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.164   ; 0.165    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.417 ;   1.465  ; RR ; IC   ; 1      ; FF_X37_Y0_N17    ; CPU|sdram_buffer_3|za_data[7]|clk                                      ;
;   15.863 ;   0.446  ; RR ; CELL ; 1      ; FF_X37_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[7]        ;
;   16.164 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.054   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.933   ; -0.121   ;    ; uTsu ; 1      ; FF_X37_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[7]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #30: Setup slack is -7.156 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[6]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[6] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.089                                                          ;
; Data Required Time ; 15.933                                                          ;
; Slack              ; -7.156 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.093 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.077       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA9              ; sdram_buffer_3_dq[6]                                                   ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X37_Y0_N22    ; sdram_buffer_3_dq[6]~input|i                                           ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X37_Y0_N22    ; sdram_buffer_3_dq[6]~input|o                                           ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X37_Y0_N24        ; CPU|sdram_buffer_3|za_data[6]|d                                        ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X37_Y0_N24        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[6]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.164   ; 0.165    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.417 ;   1.465  ; RR ; IC   ; 1      ; FF_X37_Y0_N24    ; CPU|sdram_buffer_3|za_data[6]|clk                                      ;
;   15.863 ;   0.446  ; RR ; CELL ; 1      ; FF_X37_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[6]        ;
;   16.164 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.054   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.933   ; -0.121   ;    ; uTsu ; 1      ; FF_X37_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[6]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #31: Setup slack is -7.155 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[2]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[2] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.084                                                          ;
; Data Required Time ; 15.929                                                          ;
; Slack              ; -7.155 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.082 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.073       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA19              ; sdram_buffer_1_dq[2]                                                   ;
; 23.084   ; 1.241    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X69_Y0_N8      ; sdram_buffer_1_dq[2]~input|i                                           ;
;   22.817 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X69_Y0_N8      ; sdram_buffer_1_dq[2]~input|o                                           ;
;   22.817 ;   0.000  ; FF ; IC   ; 1      ; FF_X69_Y0_N10         ; CPU|sdram_buffer_1|za_data[2]|d                                        ;
;   23.084 ;   0.267  ; FF ; CELL ; 1      ; FF_X69_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[2]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.160   ; 0.161    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.413 ;   1.461  ; RR ; IC   ; 1      ; FF_X69_Y0_N10    ; CPU|sdram_buffer_1|za_data[2]|clk                                      ;
;   15.859 ;   0.446  ; RR ; CELL ; 1      ; FF_X69_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[2]        ;
;   16.160 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.050   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.929   ; -0.121   ;    ; uTsu ; 1      ; FF_X69_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[2]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #32: Setup slack is -7.155 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[3]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[3] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.084                                                          ;
; Data Required Time ; 15.929                                                          ;
; Slack              ; -7.155 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.082 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.073       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AB19              ; sdram_buffer_1_dq[3]                                                   ;
; 23.084   ; 1.241    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X69_Y0_N1      ; sdram_buffer_1_dq[3]~input|i                                           ;
;   22.817 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X69_Y0_N1      ; sdram_buffer_1_dq[3]~input|o                                           ;
;   22.817 ;   0.000  ; FF ; IC   ; 1      ; FF_X69_Y0_N3          ; CPU|sdram_buffer_1|za_data[3]|d                                        ;
;   23.084 ;   0.267  ; FF ; CELL ; 1      ; FF_X69_Y0_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[3]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.160   ; 0.161    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.413 ;   1.461  ; RR ; IC   ; 1      ; FF_X69_Y0_N3     ; CPU|sdram_buffer_1|za_data[3]|clk                                      ;
;   15.859 ;   0.446  ; RR ; CELL ; 1      ; FF_X69_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[3]        ;
;   16.160 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.050   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.929   ; -0.121   ;    ; uTsu ; 1      ; FF_X69_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[3]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #33: Setup slack is -7.154 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[8]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[8] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.066                                                          ;
; Data Required Time ; 15.912                                                          ;
; Slack              ; -7.154 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.081 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.056       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_C3                 ; sdram_buffer_2_dq[8]                                                   ;
; 23.066   ; 1.241    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X9_Y53_N15      ; sdram_buffer_2_dq[8]~input|i                                           ;
;   22.799 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X9_Y53_N15      ; sdram_buffer_2_dq[8]~input|o                                           ;
;   22.799 ;   0.000  ; FF ; IC   ; 1      ; FF_X9_Y53_N17          ; CPU|sdram_buffer_2|za_data[8]|d                                        ;
;   23.066 ;   0.267  ; FF ; CELL ; 1      ; FF_X9_Y53_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[8]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.143   ; 0.144    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.396 ;   1.444  ; RR ; IC   ; 1      ; FF_X9_Y53_N17    ; CPU|sdram_buffer_2|za_data[8]|clk                                      ;
;   15.842 ;   0.446  ; RR ; CELL ; 1      ; FF_X9_Y53_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[8]        ;
;   16.143 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.033   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.912   ; -0.121   ;    ; uTsu ; 1      ; FF_X9_Y53_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[8]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #34: Setup slack is -7.154 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[5]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[5] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.089                                                          ;
; Data Required Time ; 15.935                                                          ;
; Slack              ; -7.154 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.091 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.079       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_AB10             ; sdram_buffer_3_dq[5]                                                   ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X39_Y0_N1     ; sdram_buffer_3_dq[5]~input|i                                           ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X39_Y0_N1     ; sdram_buffer_3_dq[5]~input|o                                           ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X39_Y0_N3         ; CPU|sdram_buffer_3|za_data[5]|d                                        ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X39_Y0_N3         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[5]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.166   ; 0.167    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.419 ;   1.467  ; RR ; IC   ; 1      ; FF_X39_Y0_N3     ; CPU|sdram_buffer_3|za_data[5]|clk                                      ;
;   15.865 ;   0.446  ; RR ; CELL ; 1      ; FF_X39_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[5]        ;
;   16.166 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.056   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.935   ; -0.121   ;    ; uTsu ; 1      ; FF_X39_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[5]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #35: Setup slack is -7.154 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[4]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[4] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.089                                                          ;
; Data Required Time ; 15.935                                                          ;
; Slack              ; -7.154 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.091 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.079       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA10             ; sdram_buffer_3_dq[4]                                                   ;
; 23.089   ; 1.231    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X39_Y0_N8     ; sdram_buffer_3_dq[4]~input|i                                           ;
;   22.822 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X39_Y0_N8     ; sdram_buffer_3_dq[4]~input|o                                           ;
;   22.822 ;   0.000  ; FF ; IC   ; 1      ; FF_X39_Y0_N10        ; CPU|sdram_buffer_3|za_data[4]|d                                        ;
;   23.089 ;   0.267  ; FF ; CELL ; 1      ; FF_X39_Y0_N10        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[4]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.166   ; 0.167    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.419 ;   1.467  ; RR ; IC   ; 1      ; FF_X39_Y0_N10    ; CPU|sdram_buffer_3|za_data[4]|clk                                      ;
;   15.865 ;   0.446  ; RR ; CELL ; 1      ; FF_X39_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[4]        ;
;   16.166 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.056   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.935   ; -0.121   ;    ; uTsu ; 1      ; FF_X39_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[4]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #36: Setup slack is -7.153 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[0]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[0] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.084                                                          ;
; Data Required Time ; 15.931                                                          ;
; Slack              ; -7.153 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.080 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.075       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA20              ; sdram_buffer_1_dq[0]                                                   ;
; 23.084   ; 1.241    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X71_Y0_N8      ; sdram_buffer_1_dq[0]~input|i                                           ;
;   22.817 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X71_Y0_N8      ; sdram_buffer_1_dq[0]~input|o                                           ;
;   22.817 ;   0.000  ; FF ; IC   ; 1      ; FF_X71_Y0_N10         ; CPU|sdram_buffer_1|za_data[0]|d                                        ;
;   23.084 ;   0.267  ; FF ; CELL ; 1      ; FF_X71_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[0]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.162   ; 0.163    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.415 ;   1.463  ; RR ; IC   ; 1      ; FF_X71_Y0_N10    ; CPU|sdram_buffer_1|za_data[0]|clk                                      ;
;   15.861 ;   0.446  ; RR ; CELL ; 1      ; FF_X71_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[0]        ;
;   16.162 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.052   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.931   ; -0.121   ;    ; uTsu ; 1      ; FF_X71_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[0]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #37: Setup slack is -7.153 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[1]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[1] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.084                                                          ;
; Data Required Time ; 15.931                                                          ;
; Slack              ; -7.153 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.080 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.241  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.241       ; 100        ; 0.267  ; 0.974  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.075       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AB20              ; sdram_buffer_1_dq[1]                                                   ;
; 23.084   ; 1.241    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X71_Y0_N1      ; sdram_buffer_1_dq[1]~input|i                                           ;
;   22.817 ;   0.974  ; FF ; CELL ; 1      ; IOIBUF_X71_Y0_N1      ; sdram_buffer_1_dq[1]~input|o                                           ;
;   22.817 ;   0.000  ; FF ; IC   ; 1      ; FF_X71_Y0_N3          ; CPU|sdram_buffer_1|za_data[1]|d                                        ;
;   23.084 ;   0.267  ; FF ; CELL ; 1      ; FF_X71_Y0_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[1]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.162   ; 0.163    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.415 ;   1.463  ; RR ; IC   ; 1      ; FF_X71_Y0_N3     ; CPU|sdram_buffer_1|za_data[1]|clk                                      ;
;   15.861 ;   0.446  ; RR ; CELL ; 1      ; FF_X71_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[1]        ;
;   16.162 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.052   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.931   ; -0.121   ;    ; uTsu ; 1      ; FF_X71_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[1]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #38: Setup slack is -7.152 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[9]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[9] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.927                                                          ;
; Slack              ; -7.152 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.099 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.071       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_Y6               ; sdram_buffer_3_dq[9]                                                   ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X3_Y0_N8      ; sdram_buffer_3_dq[9]~input|i                                           ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X3_Y0_N8      ; sdram_buffer_3_dq[9]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X3_Y0_N10         ; CPU|sdram_buffer_3|za_data[9]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X3_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[9]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.158   ; 0.159    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.411 ;   1.459  ; RR ; IC   ; 1      ; FF_X3_Y0_N10     ; CPU|sdram_buffer_3|za_data[9]|clk                                      ;
;   15.857 ;   0.446  ; RR ; CELL ; 1      ; FF_X3_Y0_N10     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[9]        ;
;   16.158 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.048   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.927   ; -0.121   ;    ; uTsu ; 1      ; FF_X3_Y0_N10     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[9]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #39: Setup slack is -7.151 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[8]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[8] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.928                                                          ;
; Slack              ; -7.151 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.098 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.072       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_V6               ; sdram_buffer_3_dq[8]                                                   ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X1_Y0_N22     ; sdram_buffer_3_dq[8]~input|i                                           ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X1_Y0_N22     ; sdram_buffer_3_dq[8]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X1_Y0_N24         ; CPU|sdram_buffer_3|za_data[8]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X1_Y0_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[8]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.159   ; 0.160    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.412 ;   1.460  ; RR ; IC   ; 1      ; FF_X1_Y0_N24     ; CPU|sdram_buffer_3|za_data[8]|clk                                      ;
;   15.858 ;   0.446  ; RR ; CELL ; 1      ; FF_X1_Y0_N24     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[8]        ;
;   16.159 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.049   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.928   ; -0.121   ;    ; uTsu ; 1      ; FF_X1_Y0_N24     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[8]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #40: Setup slack is -7.151 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[9]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[9] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.069                                                          ;
; Data Required Time ; 15.918                                                          ;
; Slack              ; -7.151 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.098 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.062       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_D17                 ; sdram_buffer_4_dq[9]                                                   ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X71_Y53_N8       ; sdram_buffer_4_dq[9]~input|i                                           ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X71_Y53_N8       ; sdram_buffer_4_dq[9]~input|o                                           ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X71_Y53_N10          ; CPU|sdram_buffer_4|za_data[9]|d                                        ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X71_Y53_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[9]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.149   ; 0.150    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.402 ;   1.450  ; RR ; IC   ; 1      ; FF_X71_Y53_N10   ; CPU|sdram_buffer_4|za_data[9]|clk                                      ;
;   15.848 ;   0.446  ; RR ; CELL ; 1      ; FF_X71_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[9]        ;
;   16.149 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.039   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.918   ; -0.121   ;    ; uTsu ; 1      ; FF_X71_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[9]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #41: Setup slack is -7.149 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[6]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[6] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.074                                                          ;
; Data Required Time ; 15.925                                                          ;
; Slack              ; -7.149 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.086 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.069       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AB17              ; sdram_buffer_1_dq[6]                                                   ;
; 23.074   ; 1.231    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X66_Y0_N8      ; sdram_buffer_1_dq[6]~input|i                                           ;
;   22.807 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X66_Y0_N8      ; sdram_buffer_1_dq[6]~input|o                                           ;
;   22.807 ;   0.000  ; FF ; IC   ; 1      ; FF_X66_Y0_N10         ; CPU|sdram_buffer_1|za_data[6]|d                                        ;
;   23.074 ;   0.267  ; FF ; CELL ; 1      ; FF_X66_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[6]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.156   ; 0.157    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.409 ;   1.457  ; RR ; IC   ; 1      ; FF_X66_Y0_N10    ; CPU|sdram_buffer_1|za_data[6]|clk                                      ;
;   15.855 ;   0.446  ; RR ; CELL ; 1      ; FF_X66_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[6]        ;
;   16.156 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.046   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.925   ; -0.121   ;    ; uTsu ; 1      ; FF_X66_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[6]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #42: Setup slack is -7.149 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[4]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[4] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.074                                                          ;
; Data Required Time ; 15.925                                                          ;
; Slack              ; -7.149 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.086 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.069       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA18              ; sdram_buffer_1_dq[4]                                                   ;
; 23.074   ; 1.231    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X66_Y0_N1      ; sdram_buffer_1_dq[4]~input|i                                           ;
;   22.807 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X66_Y0_N1      ; sdram_buffer_1_dq[4]~input|o                                           ;
;   22.807 ;   0.000  ; FF ; IC   ; 1      ; FF_X66_Y0_N3          ; CPU|sdram_buffer_1|za_data[4]|d                                        ;
;   23.074 ;   0.267  ; FF ; CELL ; 1      ; FF_X66_Y0_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[4]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.156   ; 0.157    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.409 ;   1.457  ; RR ; IC   ; 1      ; FF_X66_Y0_N3     ; CPU|sdram_buffer_1|za_data[4]|clk                                      ;
;   15.855 ;   0.446  ; RR ; CELL ; 1      ; FF_X66_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[4]        ;
;   16.156 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.046   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.925   ; -0.121   ;    ; uTsu ; 1      ; FF_X66_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[4]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #43: Setup slack is -7.149 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[5]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[5] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.074                                                          ;
; Data Required Time ; 15.925                                                          ;
; Slack              ; -7.149 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.086 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.069       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_AA17              ; sdram_buffer_1_dq[5]                                                   ;
; 23.074   ; 1.231    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X66_Y0_N15     ; sdram_buffer_1_dq[5]~input|i                                           ;
;   22.807 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X66_Y0_N15     ; sdram_buffer_1_dq[5]~input|o                                           ;
;   22.807 ;   0.000  ; FF ; IC   ; 1      ; FF_X66_Y0_N17         ; CPU|sdram_buffer_1|za_data[5]|d                                        ;
;   23.074 ;   0.267  ; FF ; CELL ; 1      ; FF_X66_Y0_N17         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[5]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.156   ; 0.157    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.409 ;   1.457  ; RR ; IC   ; 1      ; FF_X66_Y0_N17    ; CPU|sdram_buffer_1|za_data[5]|clk                                      ;
;   15.855 ;   0.446  ; RR ; CELL ; 1      ; FF_X66_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[5]        ;
;   16.156 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.046   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.925   ; -0.121   ;    ; uTsu ; 1      ; FF_X66_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[5]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #44: Setup slack is -7.148 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[11]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[11] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.069                                                           ;
; Data Required Time ; 15.921                                                           ;
; Slack              ; -7.148 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.095 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.065       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_E16                 ; sdram_buffer_4_dq[11]                                                  ;
; 23.069   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X75_Y53_N8       ; sdram_buffer_4_dq[11]~input|i                                          ;
;   22.802 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X75_Y53_N8       ; sdram_buffer_4_dq[11]~input|o                                          ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X75_Y53_N10          ; CPU|sdram_buffer_4|za_data[11]|d                                       ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X75_Y53_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[11]       ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.152   ; 0.153    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.405 ;   1.453  ; RR ; IC   ; 1      ; FF_X75_Y53_N10   ; CPU|sdram_buffer_4|za_data[11]|clk                                     ;
;   15.851 ;   0.446  ; RR ; CELL ; 1      ; FF_X75_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[11]       ;
;   16.152 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.042   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.921   ; -0.121   ;    ; uTsu ; 1      ; FF_X75_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[11]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #45: Setup slack is -7.147 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[3]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[3] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.932                                                          ;
; Slack              ; -7.147 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.094 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.076       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_U10              ; sdram_buffer_3_dq[3]                                                   ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X35_Y0_N15    ; sdram_buffer_3_dq[3]~input|i                                           ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X35_Y0_N15    ; sdram_buffer_3_dq[3]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X35_Y0_N17        ; CPU|sdram_buffer_3|za_data[3]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X35_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[3]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.163   ; 0.164    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.416 ;   1.464  ; RR ; IC   ; 1      ; FF_X35_Y0_N17    ; CPU|sdram_buffer_3|za_data[3]|clk                                      ;
;   15.862 ;   0.446  ; RR ; CELL ; 1      ; FF_X35_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[3]        ;
;   16.163 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.053   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.932   ; -0.121   ;    ; uTsu ; 1      ; FF_X35_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[3]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #46: Setup slack is -7.146 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[1]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[1] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.933                                                          ;
; Slack              ; -7.146 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.093 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.077       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_U11              ; sdram_buffer_3_dq[1]                                                   ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X37_Y0_N8     ; sdram_buffer_3_dq[1]~input|i                                           ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X37_Y0_N8     ; sdram_buffer_3_dq[1]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X37_Y0_N10        ; CPU|sdram_buffer_3|za_data[1]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X37_Y0_N10        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[1]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.164   ; 0.165    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.417 ;   1.465  ; RR ; IC   ; 1      ; FF_X37_Y0_N10    ; CPU|sdram_buffer_3|za_data[1]|clk                                      ;
;   15.863 ;   0.446  ; RR ; CELL ; 1      ; FF_X37_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[1]        ;
;   16.164 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.054   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.933   ; -0.121   ;    ; uTsu ; 1      ; FF_X37_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[1]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #47: Setup slack is -7.145 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_4_dq[0]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[0] ;
; Launch Clock       ; sdram_buffer_4_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.059                                                          ;
; Data Required Time ; 15.914                                                          ;
; Slack              ; -7.145 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.102 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.315       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.058       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.348   ; 3.248    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.961 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.061 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.061 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   16.348 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   16.348 ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
; 21.848   ; 5.500    ; F  ; iExt ; 1      ; PIN_E12                 ; sdram_buffer_4_dq[0]                                                   ;
; 23.059   ; 1.211    ;    ;      ;        ;                         ; data path                                                              ;
;   21.848 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X41_Y53_N1       ; sdram_buffer_4_dq[0]~input|i                                           ;
;   22.792 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X41_Y53_N1       ; sdram_buffer_4_dq[0]~input|o                                           ;
;   22.792 ;   0.000  ; FF ; IC   ; 1      ; FF_X41_Y53_N3           ; CPU|sdram_buffer_4|za_data[0]|d                                        ;
;   23.059 ;   0.267  ; FF ; CELL ; 1      ; FF_X41_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[0]        ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.145   ; 0.146    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.398 ;   1.446  ; RR ; IC   ; 1      ; FF_X41_Y53_N3    ; CPU|sdram_buffer_4|za_data[0]|clk                                      ;
;   15.844 ;   0.446  ; RR ; CELL ; 1      ; FF_X41_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[0]        ;
;   16.145 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.035   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.914   ; -0.121   ;    ; uTsu ; 1      ; FF_X41_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_4|za_data[0]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #48: Setup slack is -7.144 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[7]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[7] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.020                                                     ;
; Data Required Time ; 15.876                                                     ;
; Slack              ; -7.144 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.181 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.020       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_R22                 ; sdram_sys_dq[7]                                                        ;
; 23.020   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y18_N8       ; sdram_sys_dq[7]~input|i                                                ;
;   22.753 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X77_Y18_N8       ; sdram_sys_dq[7]~input|o                                                ;
;   22.753 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y18_N10          ; CPU|sdram_sys|za_data[7]|d                                             ;
;   23.020 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y18_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[7]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.107   ; 0.108    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.360 ;   1.408  ; RR ; IC   ; 1      ; FF_X77_Y18_N10   ; CPU|sdram_sys|za_data[7]|clk                                           ;
;   15.806 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y18_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[7]             ;
;   16.107 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.997   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.876   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y18_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[7]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #49: Setup slack is -7.144 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[14]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[14] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.020                                                      ;
; Data Required Time ; 15.876                                                      ;
; Slack              ; -7.144 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.181 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.020       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_N16                 ; sdram_sys_dq[14]                                                       ;
; 23.020   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y18_N22      ; sdram_sys_dq[14]~input|i                                               ;
;   22.753 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X77_Y18_N22      ; sdram_sys_dq[14]~input|o                                               ;
;   22.753 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y18_N24          ; CPU|sdram_sys|za_data[14]|d                                            ;
;   23.020 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y18_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[14]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.107   ; 0.108    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.360 ;   1.408  ; RR ; IC   ; 1      ; FF_X77_Y18_N24   ; CPU|sdram_sys|za_data[14]|clk                                          ;
;   15.806 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y18_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[14]            ;
;   16.107 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.997   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.876   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y18_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[14]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #50: Setup slack is -7.144 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[2]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[2] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.079                                                          ;
; Data Required Time ; 15.935                                                          ;
; Slack              ; -7.144 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.091 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.079       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_Y10              ; sdram_buffer_3_dq[2]                                                   ;
; 23.079   ; 1.221    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X39_Y0_N15    ; sdram_buffer_3_dq[2]~input|i                                           ;
;   22.812 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X39_Y0_N15    ; sdram_buffer_3_dq[2]~input|o                                           ;
;   22.812 ;   0.000  ; FF ; IC   ; 1      ; FF_X39_Y0_N17        ; CPU|sdram_buffer_3|za_data[2]|d                                        ;
;   23.079 ;   0.267  ; FF ; CELL ; 1      ; FF_X39_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[2]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.166   ; 0.167    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.419 ;   1.467  ; RR ; IC   ; 1      ; FF_X39_Y0_N17    ; CPU|sdram_buffer_3|za_data[2]|clk                                      ;
;   15.865 ;   0.446  ; RR ; CELL ; 1      ; FF_X39_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[2]        ;
;   16.166 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.056   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.935   ; -0.121   ;    ; uTsu ; 1      ; FF_X39_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[2]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #51: Setup slack is -7.143 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[12]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[12] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.064                                                           ;
; Data Required Time ; 15.921                                                           ;
; Slack              ; -7.143 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.090 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.065       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_W14               ; sdram_buffer_1_dq[12]                                                  ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X57_Y0_N15     ; sdram_buffer_1_dq[12]~input|i                                          ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X57_Y0_N15     ; sdram_buffer_1_dq[12]~input|o                                          ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X57_Y0_N17         ; CPU|sdram_buffer_1|za_data[12]|d                                       ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X57_Y0_N17         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[12]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.152   ; 0.153    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.405 ;   1.453  ; RR ; IC   ; 1      ; FF_X57_Y0_N17    ; CPU|sdram_buffer_1|za_data[12]|clk                                     ;
;   15.851 ;   0.446  ; RR ; CELL ; 1      ; FF_X57_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[12]       ;
;   16.152 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.042   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.921   ; -0.121   ;    ; uTsu ; 1      ; FF_X57_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[12]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #52: Setup slack is -7.143 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[10]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[10] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.069                                                           ;
; Data Required Time ; 15.926                                                           ;
; Slack              ; -7.143 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.100 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.070       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_V7               ; sdram_buffer_3_dq[10]                                                  ;
; 23.069   ; 1.211    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X5_Y0_N8      ; sdram_buffer_3_dq[10]~input|i                                          ;
;   22.802 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X5_Y0_N8      ; sdram_buffer_3_dq[10]~input|o                                          ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X5_Y0_N10         ; CPU|sdram_buffer_3|za_data[10]|d                                       ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X5_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[10]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.157   ; 0.158    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.410 ;   1.458  ; RR ; IC   ; 1      ; FF_X5_Y0_N10     ; CPU|sdram_buffer_3|za_data[10]|clk                                     ;
;   15.856 ;   0.446  ; RR ; CELL ; 1      ; FF_X5_Y0_N10     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[10]       ;
;   16.157 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.047   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.926   ; -0.121   ;    ; uTsu ; 1      ; FF_X5_Y0_N10     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[10]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #53: Setup slack is -7.142 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[13]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[13] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.056                                                           ;
; Data Required Time ; 15.914                                                           ;
; Slack              ; -7.142 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.079 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.058       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_G7                 ; sdram_buffer_2_dq[13]                                                  ;
; 23.056   ; 1.231    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X5_Y53_N8       ; sdram_buffer_2_dq[13]~input|i                                          ;
;   22.789 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X5_Y53_N8       ; sdram_buffer_2_dq[13]~input|o                                          ;
;   22.789 ;   0.000  ; FF ; IC   ; 1      ; FF_X5_Y53_N10          ; CPU|sdram_buffer_2|za_data[13]|d                                       ;
;   23.056 ;   0.267  ; FF ; CELL ; 1      ; FF_X5_Y53_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[13]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.145   ; 0.146    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.398 ;   1.446  ; RR ; IC   ; 1      ; FF_X5_Y53_N10    ; CPU|sdram_buffer_2|za_data[13]|clk                                     ;
;   15.844 ;   0.446  ; RR ; CELL ; 1      ; FF_X5_Y53_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[13]       ;
;   16.145 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.035   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.914   ; -0.121   ;    ; uTsu ; 1      ; FF_X5_Y53_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[13]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #54: Setup slack is -7.142 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[14]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[14] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.056                                                           ;
; Data Required Time ; 15.914                                                           ;
; Slack              ; -7.142 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.079 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.058       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_F7                 ; sdram_buffer_2_dq[14]                                                  ;
; 23.056   ; 1.231    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X5_Y53_N1       ; sdram_buffer_2_dq[14]~input|i                                          ;
;   22.789 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X5_Y53_N1       ; sdram_buffer_2_dq[14]~input|o                                          ;
;   22.789 ;   0.000  ; FF ; IC   ; 1      ; FF_X5_Y53_N3           ; CPU|sdram_buffer_2|za_data[14]|d                                       ;
;   23.056 ;   0.267  ; FF ; CELL ; 1      ; FF_X5_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[14]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.145   ; 0.146    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.398 ;   1.446  ; RR ; IC   ; 1      ; FF_X5_Y53_N3     ; CPU|sdram_buffer_2|za_data[14]|clk                                     ;
;   15.844 ;   0.446  ; RR ; CELL ; 1      ; FF_X5_Y53_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[14]       ;
;   16.145 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.035   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.914   ; -0.121   ;    ; uTsu ; 1      ; FF_X5_Y53_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[14]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #55: Setup slack is -7.141 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[11]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[11] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.074                                                           ;
; Data Required Time ; 15.933                                                           ;
; Slack              ; -7.141 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.078 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.077       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_R15               ; sdram_buffer_1_dq[11]                                                  ;
; 23.074   ; 1.231    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X75_Y0_N1      ; sdram_buffer_1_dq[11]~input|i                                          ;
;   22.807 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X75_Y0_N1      ; sdram_buffer_1_dq[11]~input|o                                          ;
;   22.807 ;   0.000  ; FF ; IC   ; 1      ; FF_X75_Y0_N3          ; CPU|sdram_buffer_1|za_data[11]|d                                       ;
;   23.074 ;   0.267  ; FF ; CELL ; 1      ; FF_X75_Y0_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[11]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.164   ; 0.165    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.417 ;   1.465  ; RR ; IC   ; 1      ; FF_X75_Y0_N3     ; CPU|sdram_buffer_1|za_data[11]|clk                                     ;
;   15.863 ;   0.446  ; RR ; CELL ; 1      ; FF_X75_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[11]       ;
;   16.164 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.054   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.933   ; -0.121   ;    ; uTsu ; 1      ; FF_X75_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[11]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #56: Setup slack is -7.141 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[12]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[12] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.046                                                           ;
; Data Required Time ; 15.905                                                           ;
; Slack              ; -7.141 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.088 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.049       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_F8                 ; sdram_buffer_2_dq[12]                                                  ;
; 23.046   ; 1.221    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X14_Y53_N1      ; sdram_buffer_2_dq[12]~input|i                                          ;
;   22.779 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X14_Y53_N1      ; sdram_buffer_2_dq[12]~input|o                                          ;
;   22.779 ;   0.000  ; FF ; IC   ; 1      ; FF_X14_Y53_N3          ; CPU|sdram_buffer_2|za_data[12]|d                                       ;
;   23.046 ;   0.267  ; FF ; CELL ; 1      ; FF_X14_Y53_N3          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[12]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.136   ; 0.137    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.389 ;   1.437  ; RR ; IC   ; 1      ; FF_X14_Y53_N3    ; CPU|sdram_buffer_2|za_data[12]|clk                                     ;
;   15.835 ;   0.446  ; RR ; CELL ; 1      ; FF_X14_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[12]       ;
;   16.136 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.026   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.905   ; -0.121   ;    ; uTsu ; 1      ; FF_X14_Y53_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[12]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #57: Setup slack is -7.141 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[10]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[10] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.046                                                           ;
; Data Required Time ; 15.905                                                           ;
; Slack              ; -7.141 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.088 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.049       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_G8                 ; sdram_buffer_2_dq[10]                                                  ;
; 23.046   ; 1.221    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X14_Y53_N8      ; sdram_buffer_2_dq[10]~input|i                                          ;
;   22.779 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X14_Y53_N8      ; sdram_buffer_2_dq[10]~input|o                                          ;
;   22.779 ;   0.000  ; FF ; IC   ; 1      ; FF_X14_Y53_N10         ; CPU|sdram_buffer_2|za_data[10]|d                                       ;
;   23.046 ;   0.267  ; FF ; CELL ; 1      ; FF_X14_Y53_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[10]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.136   ; 0.137    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.389 ;   1.437  ; RR ; IC   ; 1      ; FF_X14_Y53_N10   ; CPU|sdram_buffer_2|za_data[10]|clk                                     ;
;   15.835 ;   0.446  ; RR ; CELL ; 1      ; FF_X14_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[10]       ;
;   16.136 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.026   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.905   ; -0.121   ;    ; uTsu ; 1      ; FF_X14_Y53_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[10]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #58: Setup slack is -7.140 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[6]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[6] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.020                                                     ;
; Data Required Time ; 15.880                                                     ;
; Slack              ; -7.140 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.177 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.231  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.231       ; 100        ; 0.267  ; 0.964  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.024       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_P21                 ; sdram_sys_dq[6]                                                        ;
; 23.020   ; 1.231    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y20_N15      ; sdram_sys_dq[6]~input|i                                                ;
;   22.753 ;   0.964  ; FF ; CELL ; 1      ; IOIBUF_X77_Y20_N15      ; sdram_sys_dq[6]~input|o                                                ;
;   22.753 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y20_N17          ; CPU|sdram_sys|za_data[6]|d                                             ;
;   23.020 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y20_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[6]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.111   ; 0.112    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.364 ;   1.412  ; RR ; IC   ; 1      ; FF_X77_Y20_N17   ; CPU|sdram_sys|za_data[6]|clk                                           ;
;   15.810 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y20_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[6]             ;
;   16.111 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.001   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.880   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y20_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[6]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #59: Setup slack is -7.140 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[13]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[13] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.064                                                           ;
; Data Required Time ; 15.924                                                           ;
; Slack              ; -7.140 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.087 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.068       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_W15               ; sdram_buffer_1_dq[13]                                                  ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X64_Y0_N22     ; sdram_buffer_1_dq[13]~input|i                                          ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X64_Y0_N22     ; sdram_buffer_1_dq[13]~input|o                                          ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X64_Y0_N24         ; CPU|sdram_buffer_1|za_data[13]|d                                       ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X64_Y0_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[13]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.155   ; 0.156    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.408 ;   1.456  ; RR ; IC   ; 1      ; FF_X64_Y0_N24    ; CPU|sdram_buffer_1|za_data[13]|clk                                     ;
;   15.854 ;   0.446  ; RR ; CELL ; 1      ; FF_X64_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[13]       ;
;   16.155 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.045   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.924   ; -0.121   ;    ; uTsu ; 1      ; FF_X64_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[13]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #60: Setup slack is -7.139 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[14]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[14] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.069                                                           ;
; Data Required Time ; 15.930                                                           ;
; Slack              ; -7.139 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.096 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.074       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_V9               ; sdram_buffer_3_dq[14]                                                  ;
; 23.069   ; 1.211    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X32_Y0_N15    ; sdram_buffer_3_dq[14]~input|i                                          ;
;   22.802 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X32_Y0_N15    ; sdram_buffer_3_dq[14]~input|o                                          ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X32_Y0_N17        ; CPU|sdram_buffer_3|za_data[14]|d                                       ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X32_Y0_N17        ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[14]       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.161   ; 0.162    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.414 ;   1.462  ; RR ; IC   ; 1      ; FF_X32_Y0_N17    ; CPU|sdram_buffer_3|za_data[14]|clk                                     ;
;   15.860 ;   0.446  ; RR ; CELL ; 1      ; FF_X32_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[14]       ;
;   16.161 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.051   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.930   ; -0.121   ;    ; uTsu ; 1      ; FF_X32_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[14]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #61: Setup slack is -7.136 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_3_dq[0]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[0] ;
; Launch Clock       ; sdram_buffer_3_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.069                                                          ;
; Data Required Time ; 15.933                                                          ;
; Slack              ; -7.136 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.093 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.325       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.266       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.077       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                      ; launch edge time                                                       ;
; 16.358   ; 3.258    ;    ;      ;        ;                      ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.971 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.071 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.071 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   16.358 ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   16.358 ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
; 21.858   ; 5.500    ; F  ; iExt ; 1      ; PIN_V11              ; sdram_buffer_3_dq[0]                                                   ;
; 23.069   ; 1.211    ;    ;      ;        ;                      ; data path                                                              ;
;   21.858 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X37_Y0_N1     ; sdram_buffer_3_dq[0]~input|i                                           ;
;   22.802 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X37_Y0_N1     ; sdram_buffer_3_dq[0]~input|o                                           ;
;   22.802 ;   0.000  ; FF ; IC   ; 1      ; FF_X37_Y0_N3         ; CPU|sdram_buffer_3|za_data[0]|d                                        ;
;   23.069 ;   0.267  ; FF ; CELL ; 1      ; FF_X37_Y0_N3         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[0]        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.164   ; 0.165    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.417 ;   1.465  ; RR ; IC   ; 1      ; FF_X37_Y0_N3     ; CPU|sdram_buffer_3|za_data[0]|clk                                      ;
;   15.863 ;   0.446  ; RR ; CELL ; 1      ; FF_X37_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[0]        ;
;   16.164 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.054   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.933   ; -0.121   ;    ; uTsu ; 1      ; FF_X37_Y0_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_3|za_data[0]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #62: Setup slack is -7.134 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[9]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[9] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.876                                                     ;
; Slack              ; -7.134 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.181 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.020       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_T17                 ; sdram_sys_dq[9]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y6_N22       ; sdram_sys_dq[9]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y6_N22       ; sdram_sys_dq[9]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y6_N24           ; CPU|sdram_sys|za_data[9]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y6_N24           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[9]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.107   ; 0.108    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.360 ;   1.408  ; RR ; IC   ; 1      ; FF_X77_Y6_N24    ; CPU|sdram_sys|za_data[9]|clk                                           ;
;   15.806 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y6_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[9]             ;
;   16.107 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.997   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.876   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y6_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[9]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #63: Setup slack is -7.133 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[8]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[8] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.064                                                          ;
; Data Required Time ; 15.931                                                          ;
; Slack              ; -7.133 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.080 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.075       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_Y17               ; sdram_buffer_1_dq[8]                                                   ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X71_Y0_N15     ; sdram_buffer_1_dq[8]~input|i                                           ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X71_Y0_N15     ; sdram_buffer_1_dq[8]~input|o                                           ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X71_Y0_N17         ; CPU|sdram_buffer_1|za_data[8]|d                                        ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X71_Y0_N17         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[8]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.162   ; 0.163    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.415 ;   1.463  ; RR ; IC   ; 1      ; FF_X71_Y0_N17    ; CPU|sdram_buffer_1|za_data[8]|clk                                      ;
;   15.861 ;   0.446  ; RR ; CELL ; 1      ; FF_X71_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[8]        ;
;   16.162 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.052   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.931   ; -0.121   ;    ; uTsu ; 1      ; FF_X71_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[8]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #64: Setup slack is -7.133 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[15]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[15] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.064                                                           ;
; Data Required Time ; 15.931                                                           ;
; Slack              ; -7.133 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.080 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.075       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_W17               ; sdram_buffer_1_dq[15]                                                  ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X71_Y0_N22     ; sdram_buffer_1_dq[15]~input|i                                          ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X71_Y0_N22     ; sdram_buffer_1_dq[15]~input|o                                          ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X71_Y0_N24         ; CPU|sdram_buffer_1|za_data[15]|d                                       ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X71_Y0_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[15]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.162   ; 0.163    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.415 ;   1.463  ; RR ; IC   ; 1      ; FF_X71_Y0_N24    ; CPU|sdram_buffer_1|za_data[15]|clk                                     ;
;   15.861 ;   0.446  ; RR ; CELL ; 1      ; FF_X71_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[15]       ;
;   16.162 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.052   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.931   ; -0.121   ;    ; uTsu ; 1      ; FF_X71_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[15]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #65: Setup slack is -7.132 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[14]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[14] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.064                                                           ;
; Data Required Time ; 15.932                                                           ;
; Slack              ; -7.132 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.079 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.076       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_U16               ; sdram_buffer_1_dq[14]                                                  ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X73_Y0_N15     ; sdram_buffer_1_dq[14]~input|i                                          ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X73_Y0_N15     ; sdram_buffer_1_dq[14]~input|o                                          ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X73_Y0_N17         ; CPU|sdram_buffer_1|za_data[14]|d                                       ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X73_Y0_N17         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[14]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.163   ; 0.164    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.416 ;   1.464  ; RR ; IC   ; 1      ; FF_X73_Y0_N17    ; CPU|sdram_buffer_1|za_data[14]|clk                                     ;
;   15.862 ;   0.446  ; RR ; CELL ; 1      ; FF_X73_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[14]       ;
;   16.163 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.053   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.932   ; -0.121   ;    ; uTsu ; 1      ; FF_X73_Y0_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[14]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #66: Setup slack is -7.132 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[10]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[10] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.064                                                           ;
; Data Required Time ; 15.932                                                           ;
; Slack              ; -7.132 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.079 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.076       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_U17               ; sdram_buffer_1_dq[10]                                                  ;
; 23.064   ; 1.221    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X73_Y0_N8      ; sdram_buffer_1_dq[10]~input|i                                          ;
;   22.797 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X73_Y0_N8      ; sdram_buffer_1_dq[10]~input|o                                          ;
;   22.797 ;   0.000  ; FF ; IC   ; 1      ; FF_X73_Y0_N10         ; CPU|sdram_buffer_1|za_data[10]|d                                       ;
;   23.064 ;   0.267  ; FF ; CELL ; 1      ; FF_X73_Y0_N10         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[10]       ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.163   ; 0.164    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.416 ;   1.464  ; RR ; IC   ; 1      ; FF_X73_Y0_N10    ; CPU|sdram_buffer_1|za_data[10]|clk                                     ;
;   15.862 ;   0.446  ; RR ; CELL ; 1      ; FF_X73_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[10]       ;
;   16.163 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.053   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.932   ; -0.121   ;    ; uTsu ; 1      ; FF_X73_Y0_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[10]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #67: Setup slack is -7.131 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[11]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[11] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.046                                                           ;
; Data Required Time ; 15.915                                                           ;
; Slack              ; -7.131 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.078 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.059       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_F9                 ; sdram_buffer_2_dq[11]                                                  ;
; 23.046   ; 1.221    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X3_Y53_N8       ; sdram_buffer_2_dq[11]~input|i                                          ;
;   22.779 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X3_Y53_N8       ; sdram_buffer_2_dq[11]~input|o                                          ;
;   22.779 ;   0.000  ; FF ; IC   ; 1      ; FF_X3_Y53_N10          ; CPU|sdram_buffer_2|za_data[11]|d                                       ;
;   23.046 ;   0.267  ; FF ; CELL ; 1      ; FF_X3_Y53_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[11]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.146   ; 0.147    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.399 ;   1.447  ; RR ; IC   ; 1      ; FF_X3_Y53_N10    ; CPU|sdram_buffer_2|za_data[11]|clk                                     ;
;   15.845 ;   0.446  ; RR ; CELL ; 1      ; FF_X3_Y53_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[11]       ;
;   16.146 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.036   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.915   ; -0.121   ;    ; uTsu ; 1      ; FF_X3_Y53_N10    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[11]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #68: Setup slack is -7.130 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[5]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[5] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.880                                                     ;
; Slack              ; -7.130 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.177 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.024       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_P22                 ; sdram_sys_dq[5]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y20_N22      ; sdram_sys_dq[5]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y20_N22      ; sdram_sys_dq[5]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y20_N24          ; CPU|sdram_sys|za_data[5]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y20_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[5]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.111   ; 0.112    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.364 ;   1.412  ; RR ; IC   ; 1      ; FF_X77_Y20_N24   ; CPU|sdram_sys|za_data[5]|clk                                           ;
;   15.810 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y20_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[5]             ;
;   16.111 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.001   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.880   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y20_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[5]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #69: Setup slack is -7.127 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[12]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[12] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.010                                                      ;
; Data Required Time ; 15.883                                                      ;
; Slack              ; -7.127 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.174 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.027       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_N17                 ; sdram_sys_dq[12]                                                       ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y22_N8       ; sdram_sys_dq[12]~input|i                                               ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y22_N8       ; sdram_sys_dq[12]~input|o                                               ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y22_N10          ; CPU|sdram_sys|za_data[12]|d                                            ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y22_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[12]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.114   ; 0.115    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.367 ;   1.415  ; RR ; IC   ; 1      ; FF_X77_Y22_N10   ; CPU|sdram_sys|za_data[12]|clk                                          ;
;   15.813 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y22_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[12]            ;
;   16.114 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.004   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.883   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y22_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[12]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #70: Setup slack is -7.126 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[3]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[3] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.884                                                     ;
; Slack              ; -7.126 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.173 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.028       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_N22                 ; sdram_sys_dq[3]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y23_N15      ; sdram_sys_dq[3]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y23_N15      ; sdram_sys_dq[3]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y23_N17          ; CPU|sdram_sys|za_data[3]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y23_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[3]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.115   ; 0.116    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.368 ;   1.416  ; RR ; IC   ; 1      ; FF_X77_Y23_N17   ; CPU|sdram_sys|za_data[3]|clk                                           ;
;   15.814 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y23_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[3]             ;
;   16.115 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.005   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.884   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y23_N17   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[3]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #71: Setup slack is -7.126 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[11]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[11] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.010                                                      ;
; Data Required Time ; 15.884                                                      ;
; Slack              ; -7.126 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.173 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.028       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_N18                 ; sdram_sys_dq[11]                                                       ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y23_N22      ; sdram_sys_dq[11]~input|i                                               ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y23_N22      ; sdram_sys_dq[11]~input|o                                               ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y23_N24          ; CPU|sdram_sys|za_data[11]|d                                            ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y23_N24          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[11]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.115   ; 0.116    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.368 ;   1.416  ; RR ; IC   ; 1      ; FF_X77_Y23_N24   ; CPU|sdram_sys|za_data[11]|clk                                          ;
;   15.814 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y23_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[11]            ;
;   16.115 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.005   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.884   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y23_N24   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[11]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #72: Setup slack is -7.125 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[4]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[4] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.885                                                     ;
; Slack              ; -7.125 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.172 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.029       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_N21                 ; sdram_sys_dq[4]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y24_N8       ; sdram_sys_dq[4]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y24_N8       ; sdram_sys_dq[4]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y24_N10          ; CPU|sdram_sys|za_data[4]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y24_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[4]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.116   ; 0.117    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.369 ;   1.417  ; RR ; IC   ; 1      ; FF_X77_Y24_N10   ; CPU|sdram_sys|za_data[4]|clk                                           ;
;   15.815 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y24_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[4]             ;
;   16.116 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.006   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.885   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y24_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[4]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #73: Setup slack is -7.125 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[1]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[1] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.885                                                     ;
; Slack              ; -7.125 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.172 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.029       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_M22                 ; sdram_sys_dq[1]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y24_N1       ; sdram_sys_dq[1]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y24_N1       ; sdram_sys_dq[1]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y24_N3           ; CPU|sdram_sys|za_data[1]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y24_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[1]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.116   ; 0.117    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.369 ;   1.417  ; RR ; IC   ; 1      ; FF_X77_Y24_N3    ; CPU|sdram_sys|za_data[1]|clk                                           ;
;   15.815 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y24_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[1]             ;
;   16.116 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.006   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.885   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y24_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[1]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #74: Setup slack is -7.124 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[8]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[8] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.000                                                     ;
; Data Required Time ; 15.876                                                     ;
; Slack              ; -7.124 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.181 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.020       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_T18                 ; sdram_sys_dq[8]                                                        ;
; 23.000   ; 1.211    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y6_N15       ; sdram_sys_dq[8]~input|i                                                ;
;   22.733 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X77_Y6_N15       ; sdram_sys_dq[8]~input|o                                                ;
;   22.733 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y6_N17           ; CPU|sdram_sys|za_data[8]|d                                             ;
;   23.000 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y6_N17           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[8]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.107   ; 0.108    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.360 ;   1.408  ; RR ; IC   ; 1      ; FF_X77_Y6_N17    ; CPU|sdram_sys|za_data[8]|clk                                           ;
;   15.806 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y6_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[8]             ;
;   16.107 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 15.997   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.876   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y6_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[8]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #75: Setup slack is -7.123 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[0]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[0] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.887                                                     ;
; Slack              ; -7.123 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.170 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.031       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_M20                 ; sdram_sys_dq[0]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y25_N1       ; sdram_sys_dq[0]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y25_N1       ; sdram_sys_dq[0]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y25_N3           ; CPU|sdram_sys|za_data[0]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y25_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[0]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.118   ; 0.119    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.371 ;   1.419  ; RR ; IC   ; 1      ; FF_X77_Y25_N3    ; CPU|sdram_sys|za_data[0]|clk                                           ;
;   15.817 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y25_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[0]             ;
;   16.118 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.008   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.887   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y25_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[0]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #76: Setup slack is -7.123 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------+
; Path Summary                                                                    ;
+--------------------+------------------------------------------------------------+
; Property           ; Value                                                      ;
+--------------------+------------------------------------------------------------+
; From Node          ; sdram_sys_dq[2]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[2] ;
; Launch Clock       ; sdram_sys_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]           ;
; Data Arrival Time  ; 23.010                                                     ;
; Data Required Time ; 15.887                                                     ;
; Slack              ; -7.123 (VIOLATED)                                          ;
+--------------------+------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.170 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.221  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.221       ; 100        ; 0.267  ; 0.954  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.031       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_M21                 ; sdram_sys_dq[2]                                                        ;
; 23.010   ; 1.221    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y25_N8       ; sdram_sys_dq[2]~input|i                                                ;
;   22.743 ;   0.954  ; FF ; CELL ; 1      ; IOIBUF_X77_Y25_N8       ; sdram_sys_dq[2]~input|o                                                ;
;   22.743 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y25_N10          ; CPU|sdram_sys|za_data[2]|d                                             ;
;   23.010 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y25_N10          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[2]             ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.118   ; 0.119    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.371 ;   1.419  ; RR ; IC   ; 1      ; FF_X77_Y25_N10   ; CPU|sdram_sys|za_data[2]|clk                                           ;
;   15.817 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y25_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[2]             ;
;   16.118 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.008   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.887   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y25_N10   ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[2]             ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #77: Setup slack is -7.122 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_1_dq[9]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[9] ;
; Launch Clock       ; sdram_buffer_1_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.054                                                          ;
; Data Required Time ; 15.932                                                          ;
; Slack              ; -7.122 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.079 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.330       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.076       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                       ; launch edge time                                                       ;
; 16.343   ; 3.243    ;    ;      ;        ;                       ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.976 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.076 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.076 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   16.343 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   16.343 ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
; 21.843   ; 5.500    ; F  ; iExt ; 1      ; PIN_V16               ; sdram_buffer_1_dq[9]                                                   ;
; 23.054   ; 1.211    ;    ;      ;        ;                       ; data path                                                              ;
;   21.843 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X73_Y0_N22     ; sdram_buffer_1_dq[9]~input|i                                           ;
;   22.787 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X73_Y0_N22     ; sdram_buffer_1_dq[9]~input|o                                           ;
;   22.787 ;   0.000  ; FF ; IC   ; 1      ; FF_X73_Y0_N24         ; CPU|sdram_buffer_1|za_data[9]|d                                        ;
;   23.054 ;   0.267  ; FF ; CELL ; 1      ; FF_X73_Y0_N24         ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[9]        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.163   ; 0.164    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.416 ;   1.464  ; RR ; IC   ; 1      ; FF_X73_Y0_N24    ; CPU|sdram_buffer_1|za_data[9]|clk                                      ;
;   15.862 ;   0.446  ; RR ; CELL ; 1      ; FF_X73_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[9]        ;
;   16.163 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.053   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.932   ; -0.121   ;    ; uTsu ; 1      ; FF_X73_Y0_N24    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_1|za_data[9]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #78: Setup slack is -7.121 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------+
; Path Summary                                                                          ;
+--------------------+------------------------------------------------------------------+
; Property           ; Value                                                            ;
+--------------------+------------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[15]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[15] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                 ;
; Data Arrival Time  ; 23.036                                                           ;
; Data Required Time ; 15.915                                                           ;
; Slack              ; -7.121 (VIOLATED)                                                ;
+--------------------+------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.078 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.059       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_E6                 ; sdram_buffer_2_dq[15]                                                  ;
; 23.036   ; 1.211    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X3_Y53_N15      ; sdram_buffer_2_dq[15]~input|i                                          ;
;   22.769 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X3_Y53_N15      ; sdram_buffer_2_dq[15]~input|o                                          ;
;   22.769 ;   0.000  ; FF ; IC   ; 1      ; FF_X3_Y53_N17          ; CPU|sdram_buffer_2|za_data[15]|d                                       ;
;   23.036 ;   0.267  ; FF ; CELL ; 1      ; FF_X3_Y53_N17          ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[15]       ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.146   ; 0.147    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.399 ;   1.447  ; RR ; IC   ; 1      ; FF_X3_Y53_N17    ; CPU|sdram_buffer_2|za_data[15]|clk                                     ;
;   15.845 ;   0.446  ; RR ; CELL ; 1      ; FF_X3_Y53_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[15]       ;
;   16.146 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.036   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.915   ; -0.121   ;    ; uTsu ; 1      ; FF_X3_Y53_N17    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[15]       ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #79: Setup slack is -7.120 (VIOLATED)
===============================================================================
+--------------------------------------------------------------------------------------+
; Path Summary                                                                         ;
+--------------------+-----------------------------------------------------------------+
; Property           ; Value                                                           ;
+--------------------+-----------------------------------------------------------------+
; From Node          ; sdram_buffer_2_dq[9]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[9] ;
; Launch Clock       ; sdram_buffer_2_clk_pin                                          ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                ;
; Data Arrival Time  ; 23.036                                                          ;
; Data Required Time ; 15.916                                                          ;
; Slack              ; -7.120 (VIOLATED)                                               ;
+--------------------+-----------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.899  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.077 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.312       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.246       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.060       ; 82         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 17         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 13.100   ; 13.100   ;    ;      ;        ;                        ; launch edge time                                                       ;
; 16.325   ; 3.225    ;    ;      ;        ;                        ; clock path                                                             ;
;   13.100 ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   13.100 ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   13.100 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   13.979 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   16.367 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   9.034  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   9.034  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.451 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.451 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.958 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   14.058 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   14.058 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   16.325 ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   16.325 ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
; 21.825   ; 5.500    ; F  ; iExt ; 1      ; PIN_G9                 ; sdram_buffer_2_dq[9]                                                   ;
; 23.036   ; 1.211    ;    ;      ;        ;                        ; data path                                                              ;
;   21.825 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X1_Y53_N1       ; sdram_buffer_2_dq[9]~input|i                                           ;
;   22.769 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X1_Y53_N1       ; sdram_buffer_2_dq[9]~input|o                                           ;
;   22.769 ;   0.000  ; FF ; IC   ; 1      ; FF_X1_Y53_N3           ; CPU|sdram_buffer_2|za_data[9]|d                                        ;
;   23.036 ;   0.267  ; FF ; CELL ; 1      ; FF_X1_Y53_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[9]        ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.147   ; 0.148    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.400 ;   1.448  ; RR ; IC   ; 1      ; FF_X1_Y53_N3     ; CPU|sdram_buffer_2|za_data[9]|clk                                      ;
;   15.846 ;   0.446  ; RR ; CELL ; 1      ; FF_X1_Y53_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[9]        ;
;   16.147 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.037   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.916   ; -0.121   ;    ; uTsu ; 1      ; FF_X1_Y53_N3     ; qsys_system:CPU|qsys_system_sdram_sys:sdram_buffer_2|za_data[9]        ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #80: Setup slack is -7.113 (VIOLATED)
===============================================================================
+----------------------------------------------------------------------------------+
; Path Summary                                                                     ;
+--------------------+-------------------------------------------------------------+
; Property           ; Value                                                       ;
+--------------------+-------------------------------------------------------------+
; From Node          ; sdram_sys_dq[15]                                            ;
; To Node            ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[15] ;
; Launch Clock       ; sdram_sys_clk_pin                                           ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]            ;
; Data Arrival Time  ; 23.000                                                      ;
; Data Required Time ; 15.887                                                      ;
; Slack              ; -7.113 (VIOLATED)                                           ;
+--------------------+-------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 2.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -3.170 ;       ;             ;            ;        ;        ;
; Data Delay             ; 1.211  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 1     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.267       ; 59         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 4.355       ; 40         ; 0.000  ; 2.376  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 2     ; 0.000       ; 0          ; 0.000  ; 0.000  ;
;    Cell                ;        ; 2     ; 1.211       ; 100        ; 0.267  ; 0.944  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.031       ; 81         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.325       ; 18         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 13.000   ; 13.000   ;    ;      ;        ;                         ; launch edge time                                                       ;
; 16.289   ; 3.289    ;    ;      ;        ;                         ; clock path                                                             ;
;   13.000 ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   13.000 ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   13.000 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   13.879 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   16.267 ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   8.934  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   8.934  ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   11.351 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   11.351 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   12.813 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   13.913 ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   13.913 ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   16.289 ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   16.289 ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
; 21.789   ; 5.500    ; F  ; iExt ; 1      ; PIN_M16                 ; sdram_sys_dq[15]                                                       ;
; 23.000   ; 1.211    ;    ;      ;        ;                         ; data path                                                              ;
;   21.789 ;   0.000  ; FF ; IC   ; 1      ; IOIBUF_X77_Y26_N1       ; sdram_sys_dq[15]~input|i                                               ;
;   22.733 ;   0.944  ; FF ; CELL ; 1      ; IOIBUF_X77_Y26_N1       ; sdram_sys_dq[15]~input|o                                               ;
;   22.733 ;   0.000  ; FF ; IC   ; 1      ; FF_X77_Y26_N3           ; CPU|sdram_sys|za_data[15]|d                                            ;
;   23.000 ;   0.267  ; FF ; CELL ; 1      ; FF_X77_Y26_N3           ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[15]            ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                   ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                        ;
; 16.118   ; 0.119    ;    ;      ;        ;                  ; clock path                                                             ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                         ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                        ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                        ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                       ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0] ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk   ;
;   15.371 ;   1.419  ; RR ; IC   ; 1      ; FF_X77_Y26_N3    ; CPU|sdram_sys|za_data[15]|clk                                          ;
;   15.817 ;   0.446  ; RR ; CELL ; 1      ; FF_X77_Y26_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[15]            ;
;   16.118 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                        ;
; 16.008   ; -0.110   ;    ;      ;        ;                  ; clock uncertainty                                                      ;
; 15.887   ; -0.121   ;    ; uTsu ; 1      ; FF_X77_Y26_N3    ; qsys_system:CPU|qsys_system_sdram_sys:sdram_sys|za_data[15]            ;
+----------+----------+----+------+--------+------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #81: Setup slack is -0.492 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Data Arrival Time  ; 13.423                                                                                                                                                                                                                                                         ;
; Data Required Time ; 12.931                                                                                                                                                                                                                                                         ;
; Slack              ; -0.492 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.114 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.368  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 5     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.437      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 6.246       ; 74         ; 0.000  ; 2.570  ;
;    Cell                ;        ; 7     ; 1.861       ; 22         ; 0.000  ; 0.454  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 9.988       ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                              ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 5.055    ; 5.055    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                        ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                             ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                     ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                         ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                           ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                           ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   4.388  ;   1.433  ; RR ; IC   ; 1      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|clk                                                                                                                                                                   ;
;   5.055  ;   0.667  ; RR ; CELL ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; 13.423   ; 8.368    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   5.316  ;   0.261  ;    ; uTco ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
;   5.316  ;   0.000  ; RR ; CELL ; 5      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|q                                                                                                                                                                     ;
;   5.691  ;   0.375  ; RR ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datab                                                                                                                                                                 ;
;   6.145  ;   0.454  ; RR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   6.778  ;   0.633  ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   7.105  ;   0.327  ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   9.675  ;   2.570  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   10.002 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   11.546 ;   1.544  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   11.873 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   12.997 ;   1.124  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   13.324 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   13.324 ;   0.000  ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   13.423 ;   0.099  ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 12.940   ; 4.941    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                             ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                             ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                          ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                  ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                            ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                      ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                        ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                        ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   11.695 ;   1.346  ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   12.313 ;   0.618  ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   12.940 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 12.910   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 12.931   ; 0.021    ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #82: Setup slack is -0.481 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Data Arrival Time  ; 15.619                                                                                                                                                                                                                                                         ;
; Data Required Time ; 15.138                                                                                                                                                                                                                                                         ;
; Slack              ; -0.481 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.114 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.368  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 5     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.223       ; 72         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 27         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 6     ; 6.246       ; 74         ; 0.000 ; 2.570 ;
;    Cell                ;        ; 7     ; 1.861       ; 22         ; 0.000 ; 0.454 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.984       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                             ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 7.251    ; 7.251   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                         ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                         ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                           ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   6.584  ;   1.433 ; RR ; IC   ; 1      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|clk                                                                                                                                                                   ;
;   7.251  ;   0.667 ; RR ; CELL ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; 15.619   ; 8.368   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   7.512  ;   0.261 ;    ; uTco ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
;   7.512  ;   0.000 ; RR ; CELL ; 5      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|q                                                                                                                                                                     ;
;   7.887  ;   0.375 ; RR ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datab                                                                                                                                                                 ;
;   8.341  ;   0.454 ; RR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   8.974  ;   0.633 ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   9.301  ;   0.327 ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   11.871 ;   2.570 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   12.198 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   13.742 ;   1.544 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   14.069 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   15.193 ;   1.124 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   15.520 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   15.520 ;   0.000 ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   15.619 ;   0.099 ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 15.137   ; 7.137   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                      ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                      ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                        ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   14.293 ;   1.346 ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   14.911 ;   0.618 ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   15.137 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 15.117   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 15.138   ; 0.021   ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #83: Setup slack is -0.384 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Data Arrival Time  ; 13.315                                                                                                                                                                                                                                                         ;
; Data Required Time ; 12.931                                                                                                                                                                                                                                                         ;
; Slack              ; -0.384 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.114 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.260  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 5     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.437      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 6.297       ; 76         ; 0.000  ; 2.570  ;
;    Cell                ;        ; 7     ; 1.702       ; 20         ; 0.000  ; 0.327  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 9.988       ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                              ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 5.055    ; 5.055    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                        ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                             ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                     ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                         ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                           ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                           ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   4.388  ;   1.433  ; RR ; IC   ; 1      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|clk                                                                                                                                                                   ;
;   5.055  ;   0.667  ; RR ; CELL ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; 13.315   ; 8.260    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   5.316  ;   0.261  ;    ; uTco ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
;   5.316  ;   0.000  ; FF ; CELL ; 5      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|q                                                                                                                                                                     ;
;   5.742  ;   0.426  ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datac                                                                                                                                                                 ;
;   6.037  ;   0.295  ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   6.670  ;   0.633  ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   6.997  ;   0.327  ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   9.567  ;   2.570  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   9.894  ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   11.438 ;   1.544  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   11.765 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   12.889 ;   1.124  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   13.216 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   13.216 ;   0.000  ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   13.315 ;   0.099  ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 12.940   ; 4.941    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                             ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                             ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                          ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                  ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                            ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                      ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                        ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                        ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   11.695 ;   1.346  ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   12.313 ;   0.618  ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   12.940 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 12.910   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 12.931   ; 0.021    ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #84: Setup slack is -0.373 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Data Arrival Time  ; 15.511                                                                                                                                                                                                                                                         ;
; Data Required Time ; 15.138                                                                                                                                                                                                                                                         ;
; Slack              ; -0.373 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.114 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.260  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 5     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.223       ; 72         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 27         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 6     ; 6.297       ; 76         ; 0.000 ; 2.570 ;
;    Cell                ;        ; 7     ; 1.702       ; 20         ; 0.000 ; 0.327 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.984       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                             ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 7.251    ; 7.251   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                         ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                         ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                           ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   6.584  ;   1.433 ; RR ; IC   ; 1      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|clk                                                                                                                                                                   ;
;   7.251  ;   0.667 ; RR ; CELL ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; 15.511   ; 8.260   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   7.512  ;   0.261 ;    ; uTco ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
;   7.512  ;   0.000 ; FF ; CELL ; 5      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|q                                                                                                                                                                     ;
;   7.938  ;   0.426 ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datac                                                                                                                                                                 ;
;   8.233  ;   0.295 ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   8.866  ;   0.633 ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   9.193  ;   0.327 ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   11.763 ;   2.570 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   12.090 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   13.634 ;   1.544 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   13.961 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   15.085 ;   1.124 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   15.412 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   15.412 ;   0.000 ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   15.511 ;   0.099 ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 15.137   ; 7.137   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                      ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                      ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                        ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   14.293 ;   1.346 ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   14.911 ;   0.618 ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   15.137 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 15.117   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 15.138   ; 0.021   ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #85: Setup slack is -0.249 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Data Arrival Time  ; 13.180                                                                                                                                                                                                                                                         ;
; Data Required Time ; 12.931                                                                                                                                                                                                                                                         ;
; Slack              ; -0.249 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.114 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.125  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 5     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.437      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 6.289       ; 77         ; 0.000  ; 2.570  ;
;    Cell                ;        ; 7     ; 1.575       ; 19         ; 0.000  ; 0.327  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 9.988       ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                              ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 5.055    ; 5.055    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                        ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                             ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                     ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                         ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                           ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                           ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   4.388  ;   1.433  ; RR ; IC   ; 1      ; FF_X20_Y9_N11      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[4]|clk                                                                                                                                                                   ;
;   5.055  ;   0.667  ; RR ; CELL ; 1      ; FF_X20_Y9_N11      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
; 13.180   ; 8.125    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   5.316  ;   0.261  ;    ; uTco ; 1      ; FF_X20_Y9_N11      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
;   5.316  ;   0.000  ; FF ; CELL ; 5      ; FF_X20_Y9_N11      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[4]|q                                                                                                                                                                     ;
;   5.734  ;   0.418  ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datad                                                                                                                                                                 ;
;   5.902  ;   0.168  ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   6.535  ;   0.633  ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   6.862  ;   0.327  ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   9.432  ;   2.570  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   9.759  ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   11.303 ;   1.544  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   11.630 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   12.754 ;   1.124  ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   13.081 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   13.081 ;   0.000  ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   13.180 ;   0.099  ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; 12.940   ; 4.941    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                             ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                             ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                          ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                  ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                            ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                      ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                        ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                        ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   11.695 ;   1.346  ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   12.313 ;   0.618  ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   12.940 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 12.910   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 12.931   ; 0.021    ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #86: Setup slack is -0.238 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Data Arrival Time  ; 15.376                                                                                                                                                                                                                                                         ;
; Data Required Time ; 15.138                                                                                                                                                                                                                                                         ;
; Slack              ; -0.238 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.114 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.125  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 5     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.223       ; 72         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 27         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 6     ; 6.289       ; 77         ; 0.000 ; 2.570 ;
;    Cell                ;        ; 7     ; 1.575       ; 19         ; 0.000 ; 0.327 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.984       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                             ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 7.251    ; 7.251   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                         ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                         ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                           ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   6.584  ;   1.433 ; RR ; IC   ; 1      ; FF_X20_Y9_N11      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[4]|clk                                                                                                                                                                   ;
;   7.251  ;   0.667 ; RR ; CELL ; 1      ; FF_X20_Y9_N11      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
; 15.376   ; 8.125   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   7.512  ;   0.261 ;    ; uTco ; 1      ; FF_X20_Y9_N11      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[4] ;
;   7.512  ;   0.000 ; FF ; CELL ; 5      ; FF_X20_Y9_N11      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[4]|q                                                                                                                                                                     ;
;   7.930  ;   0.418 ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datad                                                                                                                                                                 ;
;   8.098  ;   0.168 ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   8.731  ;   0.633 ; RR ; IC   ; 1      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|datac                                                                                                                                                                 ;
;   9.058  ;   0.327 ; RR ; CELL ; 6      ; LCCOMB_X21_Y9_N16  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~3|combout                                                                                                                                                               ;
;   11.628 ;   2.570 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|datac                                                                                                                                                                   ;
;   11.955 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N22 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~168|combout                                                                                                                                                                 ;
;   13.499 ;   1.544 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|datac                                                                                                                                                                   ;
;   13.826 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N24 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~172|combout                                                                                                                                                                 ;
;   14.950 ;   1.124 ; RR ; IC   ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|datac                                                                                                                                                                   ;
;   15.277 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X22_Y10_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~180|combout                                                                                                                                                                 ;
;   15.277 ;   0.000 ; RR ; IC   ; 1      ; FF_X22_Y10_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|d                                                                                                                                                                        ;
;   15.376 ;   0.099 ; RR ; CELL ; 1      ; FF_X22_Y10_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7]    ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 15.137   ; 7.137   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                      ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                      ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                        ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   14.293 ;   1.346 ; RR ; IC   ; 1      ; FF_X22_Y10_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]|clk                                                                                                                                                                   ;
;   14.911 ;   0.618 ; RR ; CELL ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
;   15.137 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 15.117   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 15.138   ; 0.021   ;    ; uTsu ; 1      ; FF_X22_Y10_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[7] ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #87: Setup slack is -0.238 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                                ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                                  ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2]  ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
; Data Arrival Time  ; 13.183                                                                                                                                                                                                                                                                 ;
; Data Required Time ; 12.945                                                                                                                                                                                                                                                                 ;
; Slack              ; -0.238 (VIOLATED)                                                                                                                                                                                                                                                      ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.073 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.155  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 4     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.410      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.791       ; 83         ; 0.000  ; 4.899  ;
;    Cell                ;        ; 6     ; 1.103       ; 13         ; 0.000  ; 0.473  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.002      ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                                      ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                                ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                                       ;
; 5.028    ; 5.028    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                                 ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                                   ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                                   ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                 ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                        ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                          ;
;   4.361  ;   1.406  ; RR ; IC   ; 1      ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|clk                                                                                                                                                                   ;
;   5.028  ;   0.667  ; RR ; CELL ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; 13.183   ; 8.155    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                              ;
;   5.289  ;   0.261  ;    ; uTco ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
;   5.289  ;   0.000  ; FF ; CELL ; 19     ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|q                                                                                                                                                                     ;
;   5.788  ;   0.499  ; FF ; IC   ; 1      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|datab                                                                                                                                                                ;
;   6.261  ;   0.473  ; FR ; CELL ; 2      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|combout                                                                                                                                                              ;
;   6.758  ;   0.497  ; RR ; IC   ; 1      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|datad                                                                                                                                                                ;
;   6.935  ;   0.177  ; RR ; CELL ; 8      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|combout                                                                                                                                                              ;
;   7.831  ;   0.896  ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N4  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~5|datad                                                                                                                                                                   ;
;   8.008  ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N4  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~5|combout                                                                                                                                                                 ;
;   12.907 ;   4.899  ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N2  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]~feeder|datad                                                                                                                                                           ;
;   13.084 ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N2  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]~feeder|combout                                                                                                                                                         ;
;   13.084 ;   0.000  ; RR ; IC   ; 1      ; FF_X29_Y12_N3      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]|d                                                                                                                                                                      ;
;   13.183 ;   0.099  ; RR ; CELL ; 1      ; FF_X29_Y12_N3      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2]  ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                                   ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                               ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                                       ;
; 12.954   ; 4.955    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                            ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                                        ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                               ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                                       ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                                       ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                                    ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                            ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                      ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                                ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                                  ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                                  ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                       ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                         ;
;   11.709 ;   1.360  ; RR ; IC   ; 1      ; FF_X29_Y12_N3     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]|clk                                                                                                                                                                   ;
;   12.327 ;   0.618  ; RR ; CELL ; 1      ; FF_X29_Y12_N3     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ;
;   12.954 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                                       ;
; 12.924   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                                     ;
; 12.945   ; 0.021    ;    ; uTsu ; 1      ; FF_X29_Y12_N3     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #88: Setup slack is -0.227 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                                ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                                  ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2]  ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                                  ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                                  ;
; Data Arrival Time  ; 15.379                                                                                                                                                                                                                                                                 ;
; Data Required Time ; 15.152                                                                                                                                                                                                                                                                 ;
; Slack              ; -0.227 (VIOLATED)                                                                                                                                                                                                                                                      ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.073 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.155  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 4     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.196       ; 71         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 28         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 5     ; 6.791       ; 83         ; 0.000 ; 4.899 ;
;    Cell                ;        ; 6     ; 1.103       ; 13         ; 0.000 ; 0.473 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.998       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                                ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                                       ;
; 7.224    ; 7.224   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                             ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                                 ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                                 ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                                   ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                 ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                        ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                          ;
;   6.557  ;   1.406 ; RR ; IC   ; 1      ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|clk                                                                                                                                                                   ;
;   7.224  ;   0.667 ; RR ; CELL ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; 15.379   ; 8.155   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                              ;
;   7.485  ;   0.261 ;    ; uTco ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
;   7.485  ;   0.000 ; FF ; CELL ; 19     ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|q                                                                                                                                                                     ;
;   7.984  ;   0.499 ; FF ; IC   ; 1      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|datab                                                                                                                                                                ;
;   8.457  ;   0.473 ; FR ; CELL ; 2      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|combout                                                                                                                                                              ;
;   8.954  ;   0.497 ; RR ; IC   ; 1      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|datad                                                                                                                                                                ;
;   9.131  ;   0.177 ; RR ; CELL ; 8      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|combout                                                                                                                                                              ;
;   10.027 ;   0.896 ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N4  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~5|datad                                                                                                                                                                   ;
;   10.204 ;   0.177 ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N4  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~5|combout                                                                                                                                                                 ;
;   15.103 ;   4.899 ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N2  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]~feeder|datad                                                                                                                                                           ;
;   15.280 ;   0.177 ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N2  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]~feeder|combout                                                                                                                                                         ;
;   15.280 ;   0.000 ; RR ; IC   ; 1      ; FF_X29_Y12_N3      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]|d                                                                                                                                                                      ;
;   15.379 ;   0.099 ; RR ; CELL ; 1      ; FF_X29_Y12_N3      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2]  ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                                  ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                               ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                                       ;
; 15.151   ; 7.151   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                            ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                                        ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                                        ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                                ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                                ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                                  ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                       ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                         ;
;   14.307 ;   1.360 ; RR ; IC   ; 1      ; FF_X29_Y12_N3     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[2]|clk                                                                                                                                                                   ;
;   14.925 ;   0.618 ; RR ; CELL ; 1      ; FF_X29_Y12_N3     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ;
;   15.151 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                                       ;
; 15.131   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                                     ;
; 15.152   ; 0.021   ;    ; uTsu ; 1      ; FF_X29_Y12_N3     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[2] ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #89: Setup slack is -0.172 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Data Arrival Time  ; 13.109                                                                                                                                                                                                                                                         ;
; Data Required Time ; 12.937                                                                                                                                                                                                                                                         ;
; Slack              ; -0.172 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.108 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.054  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 5     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.437      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 5.460       ; 67         ; 0.000  ; 2.866  ;
;    Cell                ;        ; 7     ; 2.333       ; 28         ; 0.000  ; 0.471  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 9.994       ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                              ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 5.055    ; 5.055    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                        ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                             ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                     ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                         ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                           ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                           ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   4.388  ;   1.433  ; RR ; IC   ; 1      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|clk                                                                                                                                                                   ;
;   5.055  ;   0.667  ; RR ; CELL ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; 13.109   ; 8.054    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   5.316  ;   0.261  ;    ; uTco ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
;   5.316  ;   0.000  ; RR ; CELL ; 5      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|q                                                                                                                                                                     ;
;   5.691  ;   0.375  ; RR ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datab                                                                                                                                                                 ;
;   6.145  ;   0.454  ; RR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   7.756  ;   1.611  ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|dataa                                                                                                                                                                 ;
;   8.140  ;   0.384  ; RR ; CELL ; 8      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|combout                                                                                                                                                               ;
;   8.470  ;   0.330  ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|datab                                                                                                                                                                   ;
;   8.924  ;   0.454  ; RR ; CELL ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|combout                                                                                                                                                                 ;
;   11.790 ;   2.866  ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|dataa                                                                                                                                                                   ;
;   12.261 ;   0.471  ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|combout                                                                                                                                                                 ;
;   12.539 ;   0.278  ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|dataa                                                                                                                                                                   ;
;   13.010 ;   0.471  ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|combout                                                                                                                                                                 ;
;   13.010 ;   0.000  ; RR ; IC   ; 1      ; FF_X22_Y11_N13     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|d                                                                                                                                                                        ;
;   13.109 ;   0.099  ; RR ; CELL ; 1      ; FF_X22_Y11_N13     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 12.946   ; 4.947    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                             ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                             ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                          ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                  ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                            ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                      ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                        ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                        ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   11.701 ;   1.352  ; RR ; IC   ; 1      ; FF_X22_Y11_N13    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|clk                                                                                                                                                                   ;
;   12.319 ;   0.618  ; RR ; CELL ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
;   12.946 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 12.916   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 12.937   ; 0.021    ;    ; uTsu ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #90: Setup slack is -0.161 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Data Arrival Time  ; 15.305                                                                                                                                                                                                                                                         ;
; Data Required Time ; 15.144                                                                                                                                                                                                                                                         ;
; Slack              ; -0.161 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.108 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.054  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 5     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.223       ; 72         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 27         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 6     ; 5.460       ; 67         ; 0.000 ; 2.866 ;
;    Cell                ;        ; 7     ; 2.333       ; 28         ; 0.000 ; 0.471 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.990       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                             ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 7.251    ; 7.251   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                         ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                         ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                           ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   6.584  ;   1.433 ; RR ; IC   ; 1      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|clk                                                                                                                                                                   ;
;   7.251  ;   0.667 ; RR ; CELL ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
; 15.305   ; 8.054   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   7.512  ;   0.261 ;    ; uTco ; 1      ; FF_X20_Y9_N29      ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[3] ;
;   7.512  ;   0.000 ; RR ; CELL ; 5      ; FF_X20_Y9_N29      ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[3]|q                                                                                                                                                                     ;
;   7.887  ;   0.375 ; RR ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datab                                                                                                                                                                 ;
;   8.341  ;   0.454 ; RR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   9.952  ;   1.611 ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|dataa                                                                                                                                                                 ;
;   10.336 ;   0.384 ; RR ; CELL ; 8      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|combout                                                                                                                                                               ;
;   10.666 ;   0.330 ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|datab                                                                                                                                                                   ;
;   11.120 ;   0.454 ; RR ; CELL ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|combout                                                                                                                                                                 ;
;   13.986 ;   2.866 ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|dataa                                                                                                                                                                   ;
;   14.457 ;   0.471 ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|combout                                                                                                                                                                 ;
;   14.735 ;   0.278 ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|dataa                                                                                                                                                                   ;
;   15.206 ;   0.471 ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|combout                                                                                                                                                                 ;
;   15.206 ;   0.000 ; RR ; IC   ; 1      ; FF_X22_Y11_N13     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|d                                                                                                                                                                        ;
;   15.305 ;   0.099 ; RR ; CELL ; 1      ; FF_X22_Y11_N13     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 15.143   ; 7.143   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                      ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                      ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                        ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   14.299 ;   1.352 ; RR ; IC   ; 1      ; FF_X22_Y11_N13    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|clk                                                                                                                                                                   ;
;   14.917 ;   0.618 ; RR ; CELL ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
;   15.143 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 15.123   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 15.144   ; 0.021   ;    ; uTsu ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #91: Setup slack is -0.087 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                                ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                                  ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4]  ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
; Data Arrival Time  ; 13.032                                                                                                                                                                                                                                                                 ;
; Data Required Time ; 12.945                                                                                                                                                                                                                                                                 ;
; Slack              ; -0.087 (VIOLATED)                                                                                                                                                                                                                                                      ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.073 ;       ;             ;            ;        ;        ;
; Data Delay             ; 8.004  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 4     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.410      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 6.490       ; 81         ; 0.000  ; 4.597  ;
;    Cell                ;        ; 6     ; 1.253       ; 15         ; 0.000  ; 0.473  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.002      ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                                      ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                                ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                                       ;
; 5.028    ; 5.028    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                       ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                                 ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                                   ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                                   ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                 ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                        ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                          ;
;   4.361  ;   1.406  ; RR ; IC   ; 1      ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|clk                                                                                                                                                                   ;
;   5.028  ;   0.667  ; RR ; CELL ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; 13.032   ; 8.004    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                              ;
;   5.289  ;   0.261  ;    ; uTco ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
;   5.289  ;   0.000  ; FF ; CELL ; 19     ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|q                                                                                                                                                                     ;
;   5.788  ;   0.499  ; FF ; IC   ; 1      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|datab                                                                                                                                                                ;
;   6.261  ;   0.473  ; FR ; CELL ; 2      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|combout                                                                                                                                                              ;
;   6.758  ;   0.497  ; RR ; IC   ; 1      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|datad                                                                                                                                                                ;
;   6.935  ;   0.177  ; RR ; CELL ; 8      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|combout                                                                                                                                                              ;
;   7.832  ;   0.897  ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~9|datad                                                                                                                                                                   ;
;   8.009  ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~9|combout                                                                                                                                                                 ;
;   12.606 ;   4.597  ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]~feeder|datac                                                                                                                                                           ;
;   12.933 ;   0.327  ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]~feeder|combout                                                                                                                                                         ;
;   12.933 ;   0.000  ; RR ; IC   ; 1      ; FF_X29_Y12_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]|d                                                                                                                                                                      ;
;   13.032 ;   0.099  ; RR ; CELL ; 1      ; FF_X29_Y12_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4]  ;
+----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                                   ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                               ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                                       ;
; 12.954   ; 4.955    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                            ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                                        ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                               ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                                       ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                                       ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                                    ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                            ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                                      ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                                ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                                  ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                                  ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                       ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                         ;
;   11.709 ;   1.360  ; RR ; IC   ; 1      ; FF_X29_Y12_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]|clk                                                                                                                                                                   ;
;   12.327 ;   0.618  ; RR ; CELL ; 1      ; FF_X29_Y12_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4] ;
;   12.954 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                                       ;
; 12.924   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                                     ;
; 12.945   ; 0.021    ;    ; uTsu ; 1      ; FF_X29_Y12_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4] ;
+----------+----------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #92: Setup slack is -0.076 (VIOLATED)
===============================================================================
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                                ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                                  ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4]  ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                                  ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                                  ;
; Data Arrival Time  ; 15.228                                                                                                                                                                                                                                                                 ;
; Data Required Time ; 15.152                                                                                                                                                                                                                                                                 ;
; Slack              ; -0.076 (VIOLATED)                                                                                                                                                                                                                                                      ;
+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.073 ;       ;             ;            ;       ;       ;
; Data Delay             ; 8.004  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 4     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.196       ; 71         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 28         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 5     ; 6.490       ; 81         ; 0.000 ; 4.597 ;
;    Cell                ;        ; 6     ; 1.253       ; 15         ; 0.000 ; 0.473 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.998       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                                ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                                       ;
; 7.224    ; 7.224   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                             ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                         ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                                 ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                                 ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                                   ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                 ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                        ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                          ;
;   6.557  ;   1.406 ; RR ; IC   ; 1      ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|clk                                                                                                                                                                   ;
;   7.224  ;   0.667 ; RR ; CELL ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
; 15.228   ; 8.004   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                              ;
;   7.485  ;   0.261 ;    ; uTco ; 1      ; FF_X23_Y12_N17     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_cnt_a[2] ;
;   7.485  ;   0.000 ; FF ; CELL ; 19     ; FF_X23_Y12_N17     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_a[2]|q                                                                                                                                                                     ;
;   7.984  ;   0.499 ; FF ; IC   ; 1      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|datab                                                                                                                                                                ;
;   8.457  ;   0.473 ; FR ; CELL ; 2      ; LCCOMB_X23_Y12_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_cnt_c_5~2|combout                                                                                                                                                              ;
;   8.954  ;   0.497 ; RR ; IC   ; 1      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|datad                                                                                                                                                                ;
;   9.131  ;   0.177 ; RR ; CELL ; 8      ; LCCOMB_X24_Y12_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[1]~0|combout                                                                                                                                                              ;
;   10.028 ;   0.897 ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~9|datad                                                                                                                                                                   ;
;   10.205 ;   0.177 ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc~9|combout                                                                                                                                                                 ;
;   14.802 ;   4.597 ; RR ; IC   ; 1      ; LCCOMB_X29_Y12_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]~feeder|datac                                                                                                                                                           ;
;   15.129 ;   0.327 ; RR ; CELL ; 1      ; LCCOMB_X29_Y12_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]~feeder|combout                                                                                                                                                         ;
;   15.129 ;   0.000 ; RR ; IC   ; 1      ; FF_X29_Y12_N19     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]|d                                                                                                                                                                      ;
;   15.228 ;   0.099 ; RR ; CELL ; 1      ; FF_X29_Y12_N19     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4]  ;
+----------+---------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                                  ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                               ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                                       ;
; 15.151   ; 7.151   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                            ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                                        ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                                        ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                                ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                                ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                                  ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                                ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                       ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                         ;
;   14.307 ;   1.360 ; RR ; IC   ; 1      ; FF_X29_Y12_N19    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|gen_pause_muxc[4]|clk                                                                                                                                                                   ;
;   14.925 ;   0.618 ; RR ; CELL ; 1      ; FF_X29_Y12_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4] ;
;   15.151 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                                       ;
; 15.131   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                                     ;
; 15.152   ; 0.021   ;    ; uTsu ; 1      ; FF_X29_Y12_N19    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|gen_pause_muxc[4] ;
+----------+---------+----+------+--------+-------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #93: Setup slack is -0.064 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
; Data Arrival Time  ; 13.001                                                                                                                                                                                                                                                         ;
; Data Required Time ; 12.937                                                                                                                                                                                                                                                         ;
; Slack              ; -0.064 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 7.999  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -0.108 ;       ;             ;            ;        ;        ;
; Data Delay             ; 7.946  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 5     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.437      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 5.511       ; 69         ; 0.000  ; 2.866  ;
;    Cell                ;        ; 7     ; 2.174       ; 27         ; 0.000  ; 0.471  ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 9.994       ; 84         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 6     ; 1.864       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                              ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 5.055    ; 5.055    ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000  ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1             ; clk_ext                                                                                                                                                                                                                                                        ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|i                                                                                                                                                                                                                                                ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8   ; clk_ext~input|o                                                                                                                                                                                                                                                ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                             ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                     ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1              ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                               ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                         ;
;   -1.649 ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1         ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                           ;
;   0.309  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                           ;
;   0.714  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   2.955  ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   2.955  ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   4.388  ;   1.433  ; RR ; IC   ; 1      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|clk                                                                                                                                                                   ;
;   5.055  ;   0.667  ; RR ; CELL ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; 13.001   ; 7.946    ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   5.316  ;   0.261  ;    ; uTco ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
;   5.316  ;   0.000  ; FF ; CELL ; 5      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|q                                                                                                                                                                     ;
;   5.742  ;   0.426  ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datac                                                                                                                                                                 ;
;   6.037  ;   0.295  ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   7.648  ;   1.611  ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|dataa                                                                                                                                                                 ;
;   8.032  ;   0.384  ; RR ; CELL ; 8      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|combout                                                                                                                                                               ;
;   8.362  ;   0.330  ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|datab                                                                                                                                                                   ;
;   8.816  ;   0.454  ; RR ; CELL ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|combout                                                                                                                                                                 ;
;   11.682 ;   2.866  ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|dataa                                                                                                                                                                   ;
;   12.153 ;   0.471  ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|combout                                                                                                                                                                 ;
;   12.431 ;   0.278  ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|dataa                                                                                                                                                                   ;
;   12.902 ;   0.471  ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|combout                                                                                                                                                                 ;
;   12.902 ;   0.000  ; RR ; IC   ; 1      ; FF_X22_Y11_N13     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|d                                                                                                                                                                        ;
;   13.001 ;   0.099  ; RR ; CELL ; 1      ; FF_X22_Y11_N13     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
+----------+----------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 12.946   ; 4.947    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                                                             ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                                                             ;
;   11.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                                                                          ;
;   3.632  ;   -7.538 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                                                                  ;
;   3.632  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                                                                            ;
;   5.952  ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                                                                      ;
;   5.952  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                                                                        ;
;   7.831  ;   1.879  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                                                                        ;
;   8.198  ;   0.367  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   10.349 ;   2.151  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   10.349 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   11.701 ;   1.352  ; RR ; IC   ; 1      ; FF_X22_Y11_N13    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|clk                                                                                                                                                                   ;
;   12.319 ;   0.618  ; RR ; CELL ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
;   12.946 ;   0.627  ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 12.916   ; -0.030   ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 12.937   ; 0.021    ;    ; uTsu ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
+----------+----------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #94: Setup slack is -0.053 (VIOLATED)
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
; Launch Clock       ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Latch Clock        ; altera_tse_eth_phy_tx_clk__to_the_qsys_system_tse_mac                                                                                                                                                                                                          ;
; Data Arrival Time  ; 15.197                                                                                                                                                                                                                                                         ;
; Data Required Time ; 15.144                                                                                                                                                                                                                                                         ;
; Slack              ; -0.053 (VIOLATED)                                                                                                                                                                                                                                              ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+------------------------------------------------------------------------------------+
; Statistics                                                                         ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min   ; Max   ;
+------------------------+--------+-------+-------------+------------+-------+-------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;       ;       ;
; Clock Skew             ; -0.108 ;       ;             ;            ;       ;       ;
; Data Delay             ; 7.946  ;       ;             ;            ;       ;       ;
; Number of Logic Levels ;        ; 5     ;             ;            ;       ;       ;
; Physical Delays        ;        ;       ;             ;            ;       ;       ;
;  Arrival Path          ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 5.223       ; 72         ; 0.000 ; 2.241 ;
;    Cell                ;        ; 4     ; 2.028       ; 27         ; 0.000 ; 0.889 ;
;   Data                 ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 6     ; 5.511       ; 69         ; 0.000 ; 2.866 ;
;    Cell                ;        ; 7     ; 2.174       ; 27         ; 0.000 ; 0.471 ;
;    uTco                ;        ; 1     ; 0.261       ; 3          ; 0.261 ; 0.261 ;
;  Required Path         ;        ;       ;             ;            ;       ;       ;
;   Clock                ;        ;       ;             ;            ;       ;       ;
;    IC                  ;        ; 4     ; 4.990       ; 72         ; 0.000 ; 2.151 ;
;    Cell                ;        ; 4     ; 1.927       ; 27         ; 0.000 ; 0.889 ;
+------------------------+--------+-------+-------------+------------+-------+-------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                                                                             ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location           ; Element                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 0.000    ; 0.000   ;    ;      ;        ;                    ; launch edge time                                                                                                                                                                                                                                               ;
; 7.251    ; 7.251   ;    ;      ;        ;                    ; clock path                                                                                                                                                                                                                                                     ;
;   0.000  ;   0.000 ;    ;      ;        ;                    ; source latency                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ;    ;      ; 1      ; PIN_T1             ; eth_phy_tx_clk                                                                                                                                                                                                                                                 ;
;   0.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                         ;
;   0.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22  ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                         ;
;   2.438  ;   1.549 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                           ;
;   2.910  ;   0.472 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16  ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                         ;
;   5.151  ;   2.241 ; RR ; IC   ; 1      ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                                ;
;   5.151  ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19        ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                                  ;
;   6.584  ;   1.433 ; RR ; IC   ; 1      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|clk                                                                                                                                                                   ;
;   7.251  ;   0.667 ; RR ; CELL ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
; 15.197   ; 7.946   ;    ;      ;        ;                    ; data path                                                                                                                                                                                                                                                      ;
;   7.512  ;   0.261 ;    ; uTco ; 1      ; FF_X20_Y9_N9       ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|frm_cnt[5] ;
;   7.512  ;   0.000 ; FF ; CELL ; 5      ; FF_X20_Y9_N9       ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|frm_cnt[5]|q                                                                                                                                                                     ;
;   7.938  ;   0.426 ; FF ; IC   ; 1      ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|datac                                                                                                                                                                 ;
;   8.233  ;   0.295 ; FR ; CELL ; 14     ; LCCOMB_X20_Y9_N26  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|always16~1|combout                                                                                                                                                               ;
;   9.844  ;   1.611 ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|dataa                                                                                                                                                                 ;
;   10.228 ;   0.384 ; RR ; CELL ; 8      ; LCCOMB_X21_Y11_N14 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[7]~10|combout                                                                                                                                                               ;
;   10.558 ;   0.330 ; RR ; IC   ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|datab                                                                                                                                                                   ;
;   11.012 ;   0.454 ; RR ; CELL ; 1      ; LCCOMB_X21_Y11_N30 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~114|combout                                                                                                                                                                 ;
;   13.878 ;   2.866 ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|dataa                                                                                                                                                                   ;
;   14.349 ;   0.471 ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~117|combout                                                                                                                                                                 ;
;   14.627 ;   0.278 ; RR ; IC   ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|dataa                                                                                                                                                                   ;
;   15.098 ;   0.471 ; RR ; CELL ; 1      ; LCCOMB_X22_Y11_N12 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3~118|combout                                                                                                                                                                 ;
;   15.098 ;   0.000 ; RR ; IC   ; 1      ; FF_X22_Y11_N13     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|d                                                                                                                                                                        ;
;   15.197 ;   0.099 ; RR ; CELL ; 1      ; FF_X22_Y11_N13     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4]    ;
+----------+---------+----+------+--------+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                                                                        ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr    ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                                                                     ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 8.000    ; 8.000   ;    ;      ;        ;                   ; latch edge time                                                                                                                                                                                                                                             ;
; 15.143   ; 7.143   ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                                                                  ;
;   8.000  ;   0.000 ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ;    ;      ; 1      ; PIN_T1            ; eth_phy_tx_clk                                                                                                                                                                                                                                              ;
;   8.000  ;   0.000 ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|i                                                                                                                                                                                                                                      ;
;   8.889  ;   0.889 ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N22 ; eth_phy_tx_clk~input|o                                                                                                                                                                                                                                      ;
;   10.376 ;   1.487 ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|datab                                                                                                                                                                                                                                        ;
;   10.796 ;   0.420 ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                                                                      ;
;   12.947 ;   2.151 ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                                                             ;
;   12.947 ;   0.000 ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                                                               ;
;   14.299 ;   1.352 ; RR ; IC   ; 1      ; FF_X22_Y11_N13    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_TOP|U_MAC|U_GETH|U_TX|rd_3[4]|clk                                                                                                                                                                   ;
;   14.917 ;   0.618 ; RR ; CELL ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
;   15.143 ;   0.226 ;    ;      ;        ;                   ; clock pessimism                                                                                                                                                                                                                                             ;
; 15.123   ; -0.020  ;    ;      ;        ;                   ; clock uncertainty                                                                                                                                                                                                                                           ;
; 15.144   ; 0.021   ;    ; uTsu ; 1      ; FF_X22_Y11_N13    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_top_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[4] ;
+----------+---------+----+------+--------+-------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #95: Setup slack is 0.027 
===============================================================================
+------------------------------------------------------------------------+
; Path Summary                                                           ;
+---------------------+--------------------------------------------------+
; Property            ; Value                                            ;
+---------------------+--------------------------------------------------+
; From Node           ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; To Node             ; sdram_buffer_1_clk                               ;
; Launch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; Latch Clock         ; sdram_buffer_1_clk_pin                           ;
; Max Delay Exception ; 0.500                                            ;
; Data Arrival Time   ; 3.243                                            ;
; Data Required Time  ; 3.270                                            ;
; Slack               ; 0.027                                            ;
+---------------------+--------------------------------------------------+

+--------------------------------------------------------------------------------------------------+
; Statistics                                                                                       ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Property                            ; Value ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Setup Relationship (from Max Delay) ; 0.500 ;       ;             ;            ;        ;        ;
; Clock Skew                          ; 7.046 ;       ;             ;            ;        ;        ;
; Data Delay                          ; 7.309 ;       ;             ;            ;        ;        ;
; Number of Logic Levels              ;       ; 2     ;             ;            ;        ;        ;
; Physical Delays                     ;       ;       ;             ;            ;        ;        ;
;  Arrival Path                       ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 2     ; 2.388       ; 73         ; 0.000  ; 2.388  ;
;    Cell                             ;       ; 2     ; 0.879       ; 26         ; 0.000  ; 0.879  ;
;    PLL Compensation                 ;       ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                              ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 3     ; 3.942       ; 53         ; 0.000  ; 2.417  ;
;    Cell                             ;       ; 4     ; 3.367       ; 46         ; 0.000  ; 2.267  ;
;  Required Path                      ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 5     ; 6.076       ; 59         ; 0.000  ; 2.320  ;
;    Cell                             ;       ; 6     ; 4.141       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation                 ;       ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                         ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                       ; launch edge time                                                       ;
; -4.066   ; -4.066   ;    ;      ;        ;                       ; clock path                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
; 3.243    ; 7.309    ;    ;      ;        ;                       ; data path                                                              ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.649 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.124 ;   1.525  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.976  ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.976  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   3.243  ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   3.243  ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

+-------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                        ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location              ; Element                                                                ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+
; 0.500    ; 0.500    ;    ;      ;        ;                       ; latch edge time                                                        ;
; 3.480    ; 2.980    ;    ;      ;        ;                       ; clock path                                                             ;
;   0.500  ;   0.000  ;    ;      ;        ;                       ; source latency                                                         ;
;   0.500  ;   0.000  ;    ;      ; 1      ; PIN_G1                ; clk_ext                                                                ;
;   0.500  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|i                                                        ;
;   1.379  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8      ; clk_ext~input|o                                                        ;
;   3.671  ;   2.292  ; RR ; IC   ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -3.867 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -3.867 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                 ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   -1.547 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.547 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0            ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.083 ;   1.464  ; RR ; IC   ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.912  ;   0.995  ; RR ; CELL ; 1      ; DDIOOUTCELL_X73_Y0_N4 ; DDRO_BUFF1|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.912  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|i                                            ;
;   3.179  ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X73_Y0_N2      ; sdram_buffer_1_clk~output|o                                            ;
;   3.179  ;   0.000  ; RR ; CELL ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
;   3.480  ;   0.301  ;    ;      ;        ;                       ; clock pessimism                                                        ;
; 3.370    ; -0.110   ;    ;      ;        ;                       ; clock uncertainty                                                      ;
; 3.270    ; -0.100   ; R  ; oExt ; 0      ; PIN_T16               ; sdram_buffer_1_clk                                                     ;
+----------+----------+----+------+--------+-----------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #96: Setup slack is 0.027 
===============================================================================
+------------------------------------------------------------------------+
; Path Summary                                                           ;
+---------------------+--------------------------------------------------+
; Property            ; Value                                            ;
+---------------------+--------------------------------------------------+
; From Node           ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; To Node             ; sdram_buffer_3_clk                               ;
; Launch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; Latch Clock         ; sdram_buffer_3_clk_pin                           ;
; Max Delay Exception ; 0.500                                            ;
; Data Arrival Time   ; 3.258                                            ;
; Data Required Time  ; 3.285                                            ;
; Slack               ; 0.027                                            ;
+---------------------+--------------------------------------------------+

+--------------------------------------------------------------------------------------------------+
; Statistics                                                                                       ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Property                            ; Value ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Setup Relationship (from Max Delay) ; 0.500 ;       ;             ;            ;        ;        ;
; Clock Skew                          ; 7.061 ;       ;             ;            ;        ;        ;
; Data Delay                          ; 7.324 ;       ;             ;            ;        ;        ;
; Number of Logic Levels              ;       ; 2     ;             ;            ;        ;        ;
; Physical Delays                     ;       ;       ;             ;            ;        ;        ;
;  Arrival Path                       ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 2     ; 2.388       ; 73         ; 0.000  ; 2.388  ;
;    Cell                             ;       ; 2     ; 0.879       ; 26         ; 0.000  ; 0.879  ;
;    PLL Compensation                 ;       ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                              ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 3     ; 3.937       ; 53         ; 0.000  ; 2.417  ;
;    Cell                             ;       ; 4     ; 3.387       ; 46         ; 0.000  ; 2.287  ;
;  Required Path                      ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 5     ; 6.071       ; 59         ; 0.000  ; 2.320  ;
;    Cell                             ;       ; 6     ; 4.161       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation                 ;       ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                        ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                      ; launch edge time                                                       ;
; -4.066   ; -4.066   ;    ;      ;        ;                      ; clock path                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
; 3.258    ; 7.324    ;    ;      ;        ;                      ; data path                                                              ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.649 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.129 ;   1.520  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.971  ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.971  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   3.258  ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   3.258  ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

+------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                       ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location             ; Element                                                                ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+
; 0.500    ; 0.500    ;    ;      ;        ;                      ; latch edge time                                                        ;
; 3.495    ; 2.995    ;    ;      ;        ;                      ; clock path                                                             ;
;   0.500  ;   0.000  ;    ;      ;        ;                      ; source latency                                                         ;
;   0.500  ;   0.000  ;    ;      ; 1      ; PIN_G1               ; clk_ext                                                                ;
;   0.500  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|i                                                        ;
;   1.379  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8     ; clk_ext~input|o                                                        ;
;   3.671  ;   2.292  ; RR ; IC   ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -3.867 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -3.867 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   -1.547 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.547 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0           ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.088 ;   1.459  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.907  ;   0.995  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y0_N4 ; DDRO_BUFF3|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.907  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|i                                            ;
;   3.194  ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X3_Y0_N2      ; sdram_buffer_3_clk~output|o                                            ;
;   3.194  ;   0.000  ; RR ; CELL ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
;   3.495  ;   0.301  ;    ;      ;        ;                      ; clock pessimism                                                        ;
; 3.385    ; -0.110   ;    ;      ;        ;                      ; clock uncertainty                                                      ;
; 3.285    ; -0.100   ; R  ; oExt ; 0      ; PIN_AA3              ; sdram_buffer_3_clk                                                     ;
+----------+----------+----+------+--------+----------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #97: Setup slack is 0.027 
===============================================================================
+------------------------------------------------------------------------+
; Path Summary                                                           ;
+---------------------+--------------------------------------------------+
; Property            ; Value                                            ;
+---------------------+--------------------------------------------------+
; From Node           ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; To Node             ; sdram_buffer_4_clk                               ;
; Launch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; Latch Clock         ; sdram_buffer_4_clk_pin                           ;
; Max Delay Exception ; 0.500                                            ;
; Data Arrival Time   ; 3.248                                            ;
; Data Required Time  ; 3.275                                            ;
; Slack               ; 0.027                                            ;
+---------------------+--------------------------------------------------+

+--------------------------------------------------------------------------------------------------+
; Statistics                                                                                       ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Property                            ; Value ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Setup Relationship (from Max Delay) ; 0.500 ;       ;             ;            ;        ;        ;
; Clock Skew                          ; 7.051 ;       ;             ;            ;        ;        ;
; Data Delay                          ; 7.314 ;       ;             ;            ;        ;        ;
; Number of Logic Levels              ;       ; 2     ;             ;            ;        ;        ;
; Physical Delays                     ;       ;       ;             ;            ;        ;        ;
;  Arrival Path                       ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 2     ; 2.388       ; 73         ; 0.000  ; 2.388  ;
;    Cell                             ;       ; 2     ; 0.879       ; 26         ; 0.000  ; 0.879  ;
;    PLL Compensation                 ;       ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                              ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 3     ; 3.927       ; 53         ; 0.000  ; 2.417  ;
;    Cell                             ;       ; 4     ; 3.387       ; 46         ; 0.000  ; 2.287  ;
;  Required Path                      ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 5     ; 6.061       ; 59         ; 0.000  ; 2.320  ;
;    Cell                             ;       ; 6     ; 4.161       ; 40         ; 0.000  ; 2.287  ;
;    PLL Compensation                 ;       ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                         ; launch edge time                                                       ;
; -4.066   ; -4.066   ;    ;      ;        ;                         ; clock path                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
; 3.248    ; 7.314    ;    ;      ;        ;                         ; data path                                                              ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.649 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.139 ;   1.510  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.961  ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.961  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   3.248  ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   3.248  ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                          ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 0.500    ; 0.500    ;    ;      ;        ;                         ; latch edge time                                                        ;
; 3.485    ; 2.985    ;    ;      ;        ;                         ; clock path                                                             ;
;   0.500  ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   0.500  ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   0.500  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   1.379  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   3.671  ;   2.292  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -3.867 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -3.867 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   -1.547 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.547 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.098 ;   1.449  ; RR ; IC   ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.897  ;   0.995  ; RR ; CELL ; 1      ; DDIOOUTCELL_X69_Y53_N25 ; DDRO_BUFF4|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.897  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|i                                            ;
;   3.184  ;   2.287  ; RR ; CELL ; 1      ; IOOBUF_X69_Y53_N23      ; sdram_buffer_4_clk~output|o                                            ;
;   3.184  ;   0.000  ; RR ; CELL ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
;   3.485  ;   0.301  ;    ;      ;        ;                         ; clock pessimism                                                        ;
; 3.375    ; -0.110   ;    ;      ;        ;                         ; clock uncertainty                                                      ;
; 3.275    ; -0.100   ; R  ; oExt ; 0      ; PIN_B20                 ; sdram_buffer_4_clk                                                     ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
HTML report is unavailable in plain text report export.


Path #98: Setup slack is 0.028 
===============================================================================
+------------------------------------------------------------------------+
; Path Summary                                                           ;
+---------------------+--------------------------------------------------+
; Property            ; Value                                            ;
+---------------------+--------------------------------------------------+
; From Node           ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; To Node             ; sdram_buffer_2_clk                               ;
; Launch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; Latch Clock         ; sdram_buffer_2_clk_pin                           ;
; Max Delay Exception ; 0.500                                            ;
; Data Arrival Time   ; 3.225                                            ;
; Data Required Time  ; 3.253                                            ;
; Slack               ; 0.028                                            ;
+---------------------+--------------------------------------------------+

+--------------------------------------------------------------------------------------------------+
; Statistics                                                                                       ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Property                            ; Value ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Setup Relationship (from Max Delay) ; 0.500 ;       ;             ;            ;        ;        ;
; Clock Skew                          ; 7.029 ;       ;             ;            ;        ;        ;
; Data Delay                          ; 7.291 ;       ;             ;            ;        ;        ;
; Number of Logic Levels              ;       ; 2     ;             ;            ;        ;        ;
; Physical Delays                     ;       ;       ;             ;            ;        ;        ;
;  Arrival Path                       ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 2     ; 2.388       ; 73         ; 0.000  ; 2.388  ;
;    Cell                             ;       ; 2     ; 0.879       ; 26         ; 0.000  ; 0.879  ;
;    PLL Compensation                 ;       ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                              ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 3     ; 3.924       ; 53         ; 0.000  ; 2.417  ;
;    Cell                             ;       ; 4     ; 3.367       ; 46         ; 0.000  ; 2.267  ;
;  Required Path                      ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 5     ; 6.059       ; 59         ; 0.000  ; 2.320  ;
;    Cell                             ;       ; 6     ; 4.141       ; 40         ; 0.000  ; 2.267  ;
;    PLL Compensation                 ;       ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                          ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                        ; launch edge time                                                       ;
; -4.066   ; -4.066   ;    ;      ;        ;                        ; clock path                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
; 3.225    ; 7.291    ;    ;      ;        ;                        ; data path                                                              ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.649 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.142 ;   1.507  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.958  ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.958  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   3.225  ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   3.225  ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                         ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location               ; Element                                                                ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+
; 0.500    ; 0.500    ;    ;      ;        ;                        ; latch edge time                                                        ;
; 3.463    ; 2.963    ;    ;      ;        ;                        ; clock path                                                             ;
;   0.500  ;   0.000  ;    ;      ;        ;                        ; source latency                                                         ;
;   0.500  ;   0.000  ;    ;      ; 1      ; PIN_G1                 ; clk_ext                                                                ;
;   0.500  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|i                                                        ;
;   1.379  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8       ; clk_ext~input|o                                                        ;
;   3.671  ;   2.292  ; RR ; IC   ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -3.867 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -3.867 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                  ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   -1.547 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.547 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0             ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.100 ;   1.447  ; RR ; IC   ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel    ;
;   0.895  ;   0.995  ; RR ; CELL ; 1      ; DDIOOUTCELL_X3_Y53_N25 ; DDRO_BUFF2|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout   ;
;   0.895  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|i                                            ;
;   3.162  ;   2.267  ; RR ; CELL ; 1      ; IOOBUF_X3_Y53_N23      ; sdram_buffer_2_clk~output|o                                            ;
;   3.162  ;   0.000  ; RR ; CELL ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
;   3.463  ;   0.301  ;    ;      ;        ;                        ; clock pessimism                                                        ;
; 3.353    ; -0.110   ;    ;      ;        ;                        ; clock uncertainty                                                      ;
; 3.253    ; -0.100   ; R  ; oExt ; 0      ; PIN_E5                 ; sdram_buffer_2_clk                                                     ;
+----------+----------+----+------+--------+------------------------+------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #99: Setup slack is 0.035 
===============================================================================
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Path Summary                                                                                                                                                                                                                        ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Property           ; Value                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; From Node          ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|command_config[11] ;
; To Node            ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|reg_data_out[11]   ;
; Launch Clock       ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                               ;
; Latch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[0]                                                                                                                                                               ;
; Data Arrival Time  ; 16.245                                                                                                                                                                                                         ;
; Data Required Time ; 16.280                                                                                                                                                                                                         ;
; Slack              ; 0.035                                                                                                                                                                                                          ;
+--------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+--------------------------------------------------------------------------------------+
; Statistics                                                                           ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Property               ; Value  ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+------------------------+--------+-------+-------------+------------+--------+--------+
; Setup Relationship     ; 8.000  ;       ;             ;            ;        ;        ;
; Clock Skew             ; -4.771 ;       ;             ;            ;        ;        ;
; Data Delay             ; 3.195  ;       ;             ;            ;        ;        ;
; Number of Logic Levels ;        ; 4     ;             ;            ;        ;        ;
; Physical Delays        ;        ;       ;             ;            ;        ;        ;
;  Arrival Path          ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 6     ; 10.433      ; 84         ; 0.000  ; 2.417  ;
;    Cell                ;        ; 6     ; 1.951       ; 15         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                 ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 5     ; 1.770       ; 55         ; 0.237  ; 0.453  ;
;    Cell                ;        ; 6     ; 1.164       ; 36         ; 0.000  ; 0.465  ;
;    uTco                ;        ; 1     ; 0.261       ; 8          ; 0.261  ; 0.261  ;
;  Required Path         ;        ;       ;             ;            ;        ;        ;
;   Clock                ;        ;       ;             ;            ;        ;        ;
;    IC                  ;        ; 4     ; 6.020       ; 80         ; 0.000  ; 2.320  ;
;    Cell                ;        ; 4     ; 1.497       ; 19         ; 0.000  ; 0.879  ;
;    PLL Compensation    ;        ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+------------------------+--------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                                                                                                                                                             ;
+----------+----------+----+------+--------+-------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location          ; Element                                                                                                                                                                                                        ;
+----------+----------+----+------+--------+-------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 7.999    ; 7.999    ;    ;      ;        ;                   ; launch edge time                                                                                                                                                                                               ;
; 13.050   ; 5.051    ;    ;      ;        ;                   ; clock path                                                                                                                                                                                                     ;
;   7.999  ;   0.000  ;    ;      ;        ;                   ; source latency                                                                                                                                                                                                 ;
;   7.999  ;   0.000  ;    ;      ; 1      ; PIN_G1            ; clk_ext                                                                                                                                                                                                        ;
;   7.999  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|i                                                                                                                                                                                                ;
;   8.878  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8  ; clk_ext~input|o                                                                                                                                                                                                ;
;   11.266 ;   2.388  ; RR ; IC   ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                             ;
;   3.933  ;   -7.333 ; RR ; COMP ; 4      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                     ;
;   3.933  ;   0.000  ; RR ; CELL ; 1      ; PLL_1             ; PLL0|altpll_component|auto_generated|pll1|clk[3]                                                                                                                                                               ;
;   6.350  ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|inclk[0]                                                                                                                                         ;
;   6.350  ;   0.000  ; RR ; CELL ; 3      ; CLKCTRL_G1        ; PLL0|altpll_component|auto_generated|wire_pll1_clk[3]~clkctrl|outclk                                                                                                                                           ;
;   8.308  ;   1.958  ; RR ; IC   ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|dataa                                                                                                                                                                                           ;
;   8.713  ;   0.405  ; RR ; CELL ; 1      ; LCCOMB_X14_Y8_N16 ; MUX|tx_clk_int|combout                                                                                                                                                                                         ;
;   10.954 ;   2.241  ; RR ; IC   ; 1      ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|inclk[0]                                                                                                                                                                                ;
;   10.954 ;   0.000  ; RR ; CELL ; 810    ; CLKCTRL_G19       ; MUX|tx_clk_int~clkctrl|outclk                                                                                                                                                                                  ;
;   12.383 ;   1.429  ; RR ; IC   ; 1      ; FF_X32_Y9_N25     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|command_config[11]|clk                                                                                                                   ;
;   13.050 ;   0.667  ; RR ; CELL ; 1      ; FF_X32_Y9_N25     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|command_config[11] ;
; 16.245   ; 3.195    ;    ;      ;        ;                   ; data path                                                                                                                                                                                                      ;
;   13.311 ;   0.261  ;    ; uTco ; 1      ; FF_X32_Y9_N25     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|command_config[11] ;
;   13.311 ;   0.000  ; FF ; CELL ; 2      ; FF_X32_Y9_N25     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|command_config[11]|q                                                                                                                     ;
;   13.701 ;   0.390  ; FF ; IC   ; 1      ; LCCOMB_X32_Y9_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~296|datad                                                                                                                   ;
;   13.869 ;   0.168  ; FR ; CELL ; 1      ; LCCOMB_X32_Y9_N18 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~296|combout                                                                                                                 ;
;   14.106 ;   0.237  ; RR ; IC   ; 1      ; LCCOMB_X32_Y9_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~297|datad                                                                                                                   ;
;   14.283 ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X32_Y9_N28 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~297|combout                                                                                                                 ;
;   14.522 ;   0.239  ; RR ; IC   ; 1      ; LCCOMB_X32_Y9_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~298|datad                                                                                                                   ;
;   14.699 ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X32_Y9_N6  ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~298|combout                                                                                                                 ;
;   15.150 ;   0.451  ; RR ; IC   ; 1      ; LCCOMB_X31_Y9_N20 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~299|datad                                                                                                                   ;
;   15.327 ;   0.177  ; RR ; CELL ; 1      ; LCCOMB_X31_Y9_N20 ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out~299|combout                                                                                                                 ;
;   15.780 ;   0.453  ; RR ; IC   ; 1      ; FF_X30_Y9_N29     ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out[11]|asdata                                                                                                                  ;
;   16.245 ;   0.465  ; RR ; CELL ; 1      ; FF_X30_Y9_N29     ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|reg_data_out[11]   ;
+----------+----------+----+------+--------+-------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                                                                                                                                                         ;
+----------+----------+----+------+--------+------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location         ; Element                                                                                                                                                                                                      ;
+----------+----------+----+------+--------+------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 15.999   ; 15.999   ;    ;      ;        ;                  ; latch edge time                                                                                                                                                                                              ;
; 16.279   ; 0.280    ;    ;      ;        ;                  ; clock path                                                                                                                                                                                                   ;
;   15.999 ;   0.000  ;    ;      ;        ;                  ; source latency                                                                                                                                                                                               ;
;   15.999 ;   0.000  ;    ;      ; 1      ; PIN_G1           ; clk_ext                                                                                                                                                                                                      ;
;   15.999 ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|i                                                                                                                                                                                              ;
;   16.878 ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8 ; clk_ext~input|o                                                                                                                                                                                              ;
;   19.170 ;   2.292  ; RR ; IC   ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                                                                                                                                                           ;
;   11.632 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|observablevcoout                                                                                                                                                   ;
;   11.632 ;   0.000  ; RR ; CELL ; 1      ; PLL_1            ; PLL0|altpll_component|auto_generated|pll1|clk[0]                                                                                                                                                             ;
;   13.952 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0]                                                                                                                                       ;
;   13.952 ;   0.000  ; RR ; CELL ; 19094  ; CLKCTRL_G3       ; PLL0|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk                                                                                                                                         ;
;   15.360 ;   1.408  ; RR ; IC   ; 1      ; FF_X30_Y9_N29    ; CPU|tse_mac|altera_tse_mac_inst|top_gen_host_inst|U_MAC_CONTROL|U_REG|reg_data_out[11]|clk                                                                                                                   ;
;   15.978 ;   0.618  ; RR ; CELL ; 1      ; FF_X30_Y9_N29    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|reg_data_out[11] ;
;   16.279 ;   0.301  ;    ;      ;        ;                  ; clock pessimism                                                                                                                                                                                              ;
; 16.259   ; -0.020   ;    ;      ;        ;                  ; clock uncertainty                                                                                                                                                                                            ;
; 16.280   ; 0.021    ;    ; uTsu ; 1      ; FF_X30_Y9_N29    ; qsys_system:CPU|qsys_system_tse_mac:tse_mac|altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|altera_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|reg_data_out[11] ;
+----------+----------+----+------+--------+------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+

----------------------------
; Extra Fitter Information ;
----------------------------
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Path #100: Setup slack is 0.049 
===============================================================================
+------------------------------------------------------------------------+
; Path Summary                                                           ;
+---------------------+--------------------------------------------------+
; Property            ; Value                                            ;
+---------------------+--------------------------------------------------+
; From Node           ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; To Node             ; sdram_sys_clk                                    ;
; Launch Clock        ; PLL0|altpll_component|auto_generated|pll1|clk[1] ;
; Latch Clock         ; sdram_sys_clk_pin                                ;
; Max Delay Exception ; 0.520                                            ;
; Data Arrival Time   ; 3.289                                            ;
; Data Required Time  ; 3.338                                            ;
; Slack               ; 0.049                                            ;
+---------------------+--------------------------------------------------+

+--------------------------------------------------------------------------------------------------+
; Statistics                                                                                       ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Property                            ; Value ; Count ; Total Delay ; % of Total ; Min    ; Max    ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
; Setup Relationship (from Max Delay) ; 0.520 ;       ;             ;            ;        ;        ;
; Clock Skew                          ; 7.094 ;       ;             ;            ;        ;        ;
; Data Delay                          ; 7.355 ;       ;             ;            ;        ;        ;
; Number of Logic Levels              ;       ; 2     ;             ;            ;        ;        ;
; Physical Delays                     ;       ;       ;             ;            ;        ;        ;
;  Arrival Path                       ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 2     ; 2.388       ; 73         ; 0.000  ; 2.388  ;
;    Cell                             ;       ; 2     ; 0.879       ; 26         ; 0.000  ; 0.879  ;
;    PLL Compensation                 ;       ; 1     ; -7.333      ; 0          ; -7.333 ; -7.333 ;
;   Data                              ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 3     ; 3.879       ; 52         ; 0.000  ; 2.417  ;
;    Cell                             ;       ; 4     ; 3.476       ; 47         ; 0.000  ; 2.376  ;
;  Required Path                      ;       ;       ;             ;            ;        ;        ;
;   Clock                             ;       ;       ;             ;            ;        ;        ;
;    IC                               ;       ; 5     ; 6.015       ; 58         ; 0.000  ; 2.320  ;
;    Cell                             ;       ; 6     ; 4.250       ; 41         ; 0.000  ; 2.376  ;
;    PLL Compensation                 ;       ; 1     ; -7.538      ; 0          ; -7.538 ; -7.538 ;
+-------------------------------------+-------+-------+-------------+------------+--------+--------+
Note: Negative delays are omitted from totals when calculating percentages

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Arrival Path                                                                                                                           ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 0.000    ; 0.000    ;    ;      ;        ;                         ; launch edge time                                                       ;
; -4.066   ; -4.066   ;    ;      ;        ;                         ; clock path                                                             ;
;   0.000  ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   0.000  ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   0.000  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   0.879  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   3.267  ;   2.388  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -4.066 ;   -7.333 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -4.066 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
; 3.289    ; 7.355    ;    ;      ;        ;                         ; data path                                                              ;
;   -1.649 ;   2.417  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.649 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.187 ;   1.462  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   0.913  ;   1.100  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   0.913  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   3.289  ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   3.289  ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

+---------------------------------------------------------------------------------------------------------------------------------------------+
; Data Required Path                                                                                                                          ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; Total    ; Incr     ; RF ; Type ; Fanout ; Location                ; Element                                                                ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+
; 0.520    ; 0.520    ;    ;      ;        ;                         ; latch edge time                                                        ;
; 3.548    ; 3.028    ;    ;      ;        ;                         ; clock path                                                             ;
;   0.520  ;   0.000  ;    ;      ;        ;                         ; source latency                                                         ;
;   0.520  ;   0.000  ;    ;      ; 1      ; PIN_G1                  ; clk_ext                                                                ;
;   0.520  ;   0.000  ; RR ; IC   ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|i                                                        ;
;   1.399  ;   0.879  ; RR ; CELL ; 1      ; IOIBUF_X0_Y26_N8        ; clk_ext~input|o                                                        ;
;   3.691  ;   2.292  ; RR ; IC   ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|inclk[0]                     ;
;   -3.847 ;   -7.538 ; RR ; COMP ; 4      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|observablevcoout             ;
;   -3.847 ;   0.000  ; RR ; CELL ; 1      ; PLL_1                   ; PLL0|altpll_component|auto_generated|pll1|clk[1]                       ;
;   -1.527 ;   2.320  ; RR ; IC   ; 1      ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|inclk[0] ;
;   -1.527 ;   0.000  ; RR ; CELL ; 15     ; CLKCTRL_G0              ; PLL0|altpll_component|auto_generated|wire_pll1_clk[1]~clkctrl|outclk   ;
;   -0.124 ;   1.403  ; RR ; IC   ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel      ;
;   0.871  ;   0.995  ; RR ; CELL ; 1      ; DDIOOUTCELL_X77_Y21_N25 ; DDRO_SYS|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|dataout     ;
;   0.871  ;   0.000  ; RR ; IC   ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|i                                                 ;
;   3.247  ;   2.376  ; RR ; CELL ; 1      ; IOOBUF_X77_Y21_N23      ; sdram_sys_clk~output|o                                                 ;
;   3.247  ;   0.000  ; RR ; CELL ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
;   3.548  ;   0.301  ;    ;      ;        ;                         ; clock pessimism                                                        ;
; 3.438    ; -0.110   ;    ;      ;        ;                         ; clock uncertainty                                                      ;
; 3.338    ; -0.100   ; R  ; oExt ; 0      ; PIN_N20                 ; sdram_sys_clk                                                          ;
+----------+----------+----+------+--------+-------------------------+------------------------------------------------------------------------+

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; Extra Fitter Information ;
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